CN106876285A - 一种芯片封装体及其方法、芯片、录像设备及电子设备 - Google Patents

一种芯片封装体及其方法、芯片、录像设备及电子设备 Download PDF

Info

Publication number
CN106876285A
CN106876285A CN201710028822.4A CN201710028822A CN106876285A CN 106876285 A CN106876285 A CN 106876285A CN 201710028822 A CN201710028822 A CN 201710028822A CN 106876285 A CN106876285 A CN 106876285A
Authority
CN
China
Prior art keywords
chip
pin
row
logic
redundant data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710028822.4A
Other languages
English (en)
Other versions
CN106876285B (zh
Inventor
朱国钟
梁明亮
莫昌文
许夏辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BUILDWIN INTERNATIONAL (ZHUHAI) LTD.
Original Assignee
ZHUHAI HUANGRONG INTEGRATED CIRCUIT TECHNOLOGY Co Ltd
Jian Rong Semiconductor (shenzhen) Co Ltd
Jianrong Integrated Circuit Technology Zhuhai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ZHUHAI HUANGRONG INTEGRATED CIRCUIT TECHNOLOGY Co Ltd, Jian Rong Semiconductor (shenzhen) Co Ltd, Jianrong Integrated Circuit Technology Zhuhai Co Ltd filed Critical ZHUHAI HUANGRONG INTEGRATED CIRCUIT TECHNOLOGY Co Ltd
Priority to CN201710028822.4A priority Critical patent/CN106876285B/zh
Publication of CN106876285A publication Critical patent/CN106876285A/zh
Application granted granted Critical
Publication of CN106876285B publication Critical patent/CN106876285B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明涉及芯片封装技术领域，特别是涉及一种芯片封装体及其方法、芯片、录像设备及电子设备。其中，该芯片封装体包括存储芯片及逻辑芯片，逻辑芯片包括第一排引脚组及第二排引脚组，第一排引脚组及第二排引脚组至少包括与存储芯片的各个引脚一一对应连接的若干引脚，并且第一排引脚组的一端还设置有至少一个冗余数据引脚。在封装逻辑芯片与存储芯片时，当逻辑芯片与存储芯片之间的特定引脚(例如，电源引脚)未正对着，或者虽然位于同一侧但是为了实现对应的特定引脚之间的互连，而出现打线交叉时，可以利用该冗余数据引脚与存储芯片的其它数据引脚进行连接，从而避免为了实现特定引脚之间的互连而使数据引脚的打线出现交叉的问题发生。

Description

一种芯片封装体及其方法、芯片、录像设备及电子设备
技术领域
本发明涉及芯片封装技术领域，特别是涉及一种芯片封装体及其方法、芯片、录像设备及电子设备。
背景技术
目前，许多内存芯片常常会以封装方式与逻辑芯片同时进行封装，例如，将DDR内存芯片与逻辑芯片分别放置于承载基板上，再利用打线方式分别将DDR芯片的输出/输入引脚、逻辑芯片的输出/输入引脚与承载基板的焊盘进行连接，从而将DDR内存芯片与逻辑芯片封装为一个封装结构。
然而，发明人在实现本发明的过程中，发现现有相关技术至少存在以下问题：由于逻辑芯片的电压引脚或接地引脚与DDR内存芯片的电压引脚或接地引脚不是位于同一侧，或者，即使都位于同一侧但不是正对的，对此结构的芯片封装体打线比较困难，并且容易出现打线交叉。
发明内容
本发明实施例的一个目的旨在提供一种芯片封装体及其方法、芯片、录像设备及电子设备，其解决了现有逻辑芯片与存储芯片在打线时，容易出现交叉的技术问题。
为解决上述技术问题，本发明实施例提供以下技术方案：
在第一方面，本发明实施例公开一种芯片封装体，所述芯片封装体包括存储芯片及逻辑芯片，所述逻辑芯片包括第一排引脚组及与所述第一排引脚组相对的第二排引脚组，所述第一排引脚组及第二排引脚组至少包括与所述存储芯片的各个引脚一一对应连接的若干引脚，并且所述第一排引脚组的一端还设置有至少一个冗余数据引脚。
可选地，所述第一排引脚组的另一端设置有至少一个冗余数据引脚；或者，所述第二排引脚组的一端设置有至少一个冗余数据引脚；或者，所述第二排引脚组的另一端设置有至少一个冗余数据引脚。
可选地，所述存储芯片封装于所述第一排引脚组与所述第二排引脚组之间。
可选地，所述存储芯片的引脚方式为双排直列。
可选地，所述存储芯片包括SDR SDRAM芯片或DDR SDRAM芯片。
在第二方面，本发明实施例提供一种芯片，所述芯片包括第一排引脚组及与所述第一排引脚组相对的第二排引脚组，所述第一排引脚组的一端设置有至少一个冗余数据引脚。
可选地，所述第一排引脚组的另一端设置有至少一个冗余数据引脚；或者，所述第二排引脚组的一端设置有至少一个冗余数据引脚；或者，所述第二排引脚组的另一端设置有至少一个冗余数据引脚。
在第三方面，本发明实施例提供一种芯片封装方法，所述方法包括：在逻辑芯片的第一排引脚组的一端设置至少一个冗余数据引脚；将所述逻辑芯片与存储芯片进行封装。
可选地，所述方法还包括：在所述逻辑芯片的第一排引脚组的另一端设置至少一个冗余数据引脚；或者，在所述逻辑芯片的第二排引脚组的一端设置至少一个冗余数据引脚；或者，在所述逻辑芯片的第二排引脚组的另一端设置至少一个冗余数据引脚。
可选地，所述将所述逻辑芯片与存储芯片进行封装，包括：将所述存储芯片封装于所述逻辑芯片的第一排引脚组与所述逻辑芯片的第二排引脚组之间。
在第四方面，本发明实施例提供一种录像设备，所述录像设备包括上述的芯片封装体。
在第五方面，本发明实施例提供一种电子设备，所述电子设备包括上述的芯片封装体。
在本发明各个实施例中，由于逻辑芯片的第一排引脚组的一端设置有至少一个冗余数据引脚，在封装逻辑芯片与存储芯片时，当逻辑芯片与存储芯片之间的特定引脚(例如，电源引脚)未正对着，或者虽然位于同一侧但是为了实现对应的特定引脚之间的互连，而出现打线交叉时，可以利用该冗余数据引脚与存储芯片的其它数据引脚进行连接，从而避免为了实现特定引脚之间的互连而使数据引脚的打线出现交叉的问题发生。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1为本发明实施例提供一种芯片封装体的结构示意图；
图1a为本发明实施例提供一种2Mbyte SDR SDRAM的存储芯片的引脚结构示意图；
图1b为本发明实施例提供一种8Mbyte SDR SDRAM的存储芯片的引脚结构示意图；
图1c为本发明实施例提供一种8Mbyte DDR SDRAM的存储芯片的引脚结构示意图；
图2为本发明实施例提供一种逻辑芯片的引脚结构示意图；
图3为本发明另一实施例提供另一种逻辑芯片的引脚结构示意图；
图4为本发明又另一实施例提供另一种逻辑芯片的引脚结构示意图；
图5为本发明又再另一实施例提供另一种逻辑芯片的引脚结构示意图；
图6为本发明另一实施例提供另一种芯片封装体的结构示意图；
图7为本发明又另一实施例提供另一种芯片封装体的结构示意图；
图8为本发明实施例提供一种芯片封装方法的流程示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
图1为本发明实施例提供一种芯片封装体的结构示意图。如图1所示，该芯片封装体100基于MCP(Multi-chippackage，多芯片封装)设计，将存储芯片11与逻辑芯片12进行封装，在不显著增加各个芯片尺寸的同时，其还能够提供芯片封装体100的集成度与存储容量。
在一些实施例中，存储芯片11可以包括SDR SDRAM芯片或DDR SDRAM芯片(Synchronous Dynamic Random Access Memory，同步动态随机存储器)。其中，基于MCP设计方式，该芯片封装体100还可以封装多个及多种类型的存储芯片，例如，芯片封装体100还可以封装NAND型闪存存储器(NAND flash memory)或NOR型闪存存储器以及等等。在一些实施例中，用户可以根据产品类型及业务需求自行对芯片封装体100封装对应的存储芯片，例如，在行车记录仪、IP摄像头(网络摄像头)、无人飞行器等产品中，为了实现对数据进行存储、读取、逻辑运算以及等等，需要在上述产品中封装对应的存储芯片，用户可以根据存储芯片11的容量、读取速率、带宽以及其它评价参数，对该芯片封装体100封装符合SDRAM(SDR或者DDR)标准的存储芯片。例如，在录像设备中，芯片封装体100封装的存储芯片类型为SDRSDRAM芯片。在配置VGA标准的电子产品中，可以根据存储芯片的容量对芯片封装体100封装满足数据存储要求的存储芯片。在配置720P或1080P格式标准的电子产品中，可以根据存储芯片的读取速率及带宽对芯片封装体100封装对应的存储芯片。
形成芯片封装体100时，存储芯片11与逻辑芯片12之间的引脚进行打线而互连。在一些实施例中，逻辑芯片12为具有逻辑运算功能的芯片电路，其可以从存储芯片11中写入数据和读取数据，以完成逻辑运算。将该芯片封装体100集成于不同类型的电子产品时，用户可以根据电子产品的数据处理需要以选择对应的逻辑芯片12。逻辑芯片12可以是基于一定数据协议标准以完成数据运算的芯片。例如，在录像设备，逻辑芯片12可以为视频信号处理芯片，用于处理视频信号，并且将处理后的视频信号存储于存储芯片11。进一步的，逻辑芯片12还可以只是用于完成数据运算的中央处理器(Central Processing Unit，CPU)。
在一些实施例中，将存储芯片11与逻辑芯片12进行封装而形成芯片封装体100时，用户可以根据具体产品的需要，可以在芯片封装体100中封装对应的分立器件(如分立无源器件)，例如，在录像设备中，为了实现对视频信号的信号处理，可以在芯片封装体100中封装解耦电容。在一些实施例中，出于不同的产品目的，还可以在芯片封装体100中封装电阻、电感、二极管及以上分立器件的组合。
请继续参阅图1。存储芯片11与逻辑芯片12分别放置于承载基板13上，逻辑芯片12包括第一排引脚组121及第二排引脚组122，第一排引脚组121与第二排引脚组122相对，第一排引脚组121及第二排引脚组122至少包括与存储芯片11的各个引脚一一对应连接的若干引脚，其中，该若干引脚包括逻辑芯片12的数据引脚、电源引脚及接地引脚。存储芯片11包括若干个存储芯片11的数据引脚、电源引脚及接地引脚。其中，不同存储容量及类型的存储芯片11具有不同的引脚排列方式。请一并参阅图1a至图1c，图1a所示的存储芯片为2Mbyte SDR SDRAM，图1b所示的存储芯片为8Mbyte SDR SDRAM，图1c所示的存储芯片为8Mbyte DDR SDRAM。
从图1a至图1c中可知，不同存储容量及类型的存储芯片11的各个引脚之间的排列顺序互不相同。在封装过程中，各个特定功能引脚需要对应连接，例如，逻辑芯片12的电源引脚需与存储芯片11的电源引脚进行连接，逻辑芯片12的接地引脚需与存储芯片11的接地引脚进行连接。在一些芯片封装过程中，逻辑芯片12的各个引脚与存储芯片11的各个引脚能够无打叉地一一连接，并且各个特定功能引脚也能够对应连接。在一些芯片封装过程中，由于逻辑芯片12的各个引脚与存储芯片11的各个引脚之间的排列位置存在交错，尤其是在互连双方特定功能引脚时，数据引脚之间的连线与特定功能引脚之间的连线会出现打叉的并且各个引脚之间打线比较困难，为此，如图2所示，逻辑芯片12的第一排引脚组121一端还设置有至少一个冗余数据引脚51，封装逻辑芯片12与存储芯片11时，该冗余数据引脚51能够避免为了实现特定引脚之间的互连而使数据引脚的打线出现交叉的问题发生。
下面以图1为例子，详细说明芯片封装体100的冗余数据引脚51的封装原理。
在封装存储芯片11与逻辑芯片12时，当逻辑芯片12的第一排引脚组121一端还未设置有冗余数据引脚51时，由于存储芯片11的各个引脚排列顺序是固定的，因此，如图1所示，若按照逻辑芯片12的顺序引脚与存储芯片11的顺序引脚需要一一对应连接时，即“存储芯片的LDM对应逻辑芯片的BA1”，“存储芯片的A1对应逻辑芯片的A1”，“存储芯片的VDD对应逻辑芯片的VDD”时，此时，存储芯片的LDM与逻辑芯片的BA1之间的连线与存储芯片的A1对应逻辑芯片的A1之间的连线会打叉。
当在逻辑芯片12的第一排引脚组121一端设置有至少一个冗余数据引脚51时，存储芯片的LDM直接连接逻辑芯片的冗余数据引脚51，从而避免存储芯片的LDM与逻辑芯片的BA1之间的连线与存储芯片的A1对应逻辑芯片的A1之间的连线而出现打叉的现象。
因此，由于逻辑芯片12的第一排引脚121组的一端设置有至少一个冗余数据引脚51，在封装逻辑芯片与存储芯片时，当逻辑芯片12与存储芯片11之间的特定引脚(例如，电源引脚)未正对着，或者虽然位于同一侧但是为了实现对应的特定引脚之间的互连，而出现打线交叉时，可以利用该冗余数据引脚51与存储芯片11的其它数据引脚进行连接，从而避免为了实现特定引脚之间的互连而使数据引脚的打线出现交叉的问题发生。
在一些实施例中，如图3所示，图3所示的逻辑芯片12与图2中的逻辑芯片12的不同点在于，逻辑芯片12的第一排引脚组121的另一端还设置有至少一个冗余数据引脚52。通过在逻辑芯片12的第一排引脚组121的两端分别设置冗余数据引脚，其满足存储芯片11的引脚的多元化排列方式。
在一些实施例中，如图4所示，图4所示的逻辑芯片12与各个实施例中的逻辑芯片12的不同点在于，逻辑芯片12的第二排引脚组122的一端设置有至少一个冗余数据引脚53。通过在逻辑芯片12的第一排引脚组121及第二引脚组122分别设置冗余数据引脚，其满足存储芯片11的引脚的多元化排列方式。
在一些实施例中，如图5所示，图5所示的逻辑芯片12与各个实施例中的逻辑芯片12的不同点在于，逻辑芯片12的第二排引脚组的另一端设置有至少一个冗余数据引脚54。通过在逻辑芯片12的第一排引脚组121及第二引脚组122分别设置冗余数据引脚，其满足存储芯片11的引脚的多元化排列方式。
图1所示的为2Mbyte SDR SDRAM的存储芯片与逻辑芯片封装而形成的一种芯片封装体。请一并参阅图6和图7，图6或图7所示的芯片封装体与图1所示的芯片封装体的区别点在于，图6中的存储芯片为8Mbyte SDR SDRAM，图7中的存储芯片为8Mbyte DDR SDRAM。在上述各个实施例中，存储芯片的的引脚方式为双排直列。
进一步的，在现有技术中，当存储芯片为SDRAM芯片时，SDRAM芯片的引脚数量约为40个，逻辑芯片12相应地也需要提供40个引脚与SDRAM的引脚连接。由于逻辑芯片12的连线引脚的面积受到绑定线的直径的物理限制，其不能随着工艺制程的缩小而减小。当逻辑芯片将这40个引脚和普通功能引脚同时放置在逻辑芯片12的外圈时，此种方式会限制逻辑芯片12的面积的减小，因此不能获得使用先进工艺制程缩小面积以降低成本的目的。因此，在本发明各个实施例中，存储芯片11封装于第一排引脚组121与第二排引脚组122之间，此种封装结构基于逻辑芯片12与存储芯片11能够无交叉地连接前提下，实现了缩小封装芯片的面积。
作为本发明实施例又一方面，本发明实施例提供一种芯片。该芯片用于电子产品中，其可以是逻辑芯片。该芯片包括如图1至图7中所示逻辑芯片的结构，在此不赘述。
由于芯片的第一排引脚组的一端设置有至少一个冗余数据引脚，在封装该芯片与存储芯片时，当该芯片与存储芯片之间的特定引脚(例如，电源引脚)未正对着，或者虽然位于同一侧但是为了实现对应的特定引脚之间的互连，而出现打线交叉时，可以利用该冗余数据引脚与存储芯片的其它数据引脚进行连接，从而避免为了实现特定引脚之间的互连而使数据引脚的打线出现交叉的问题发生。
作为本发明实施例又一方面，本发明实施例提供一种芯片封装方法，该芯片封装方法应用于如图1至图7所示的芯片封装体及芯片。其中，如图8所示，该芯片封装方法包括：
步骤81、在逻辑芯片的第一排引脚组的一端设置至少一个冗余数据引脚；
步骤82、将逻辑芯片与存储芯片进行封装。
由于逻辑芯片的第一排引脚组的一端设置有至少一个冗余数据引脚，在封装该芯片与存储芯片时，当该逻辑芯片与存储芯片之间的特定引脚(例如，电源引脚)未正对着，或者虽然位于同一侧但是为了实现对应的特定引脚之间的互连，而出现打线交叉时，可以利用该冗余数据引脚与存储芯片的其它数据引脚进行连接，从而避免为了实现特定引脚之间的互连而使数据引脚的打线出现交叉的问题发生。
可选地，在一些实施例中，该芯片封装方法还包括：在逻辑芯片的第一排引脚组的另一端设置至少一个冗余数据引脚；或者，在逻辑芯片的第二排引脚组的一端设置至少一个冗余数据引脚；或者，在逻辑芯片的第二排引脚组的另一端设置至少一个冗余数据引脚。
可选地，在一些实施例中，将逻辑芯片与存储芯片进行封装，包括：将存储芯片封装于逻辑芯片的第一排引脚组与逻辑芯片的第二排引脚组之间。
由于芯片封装方法的实施例和芯片封装体的实施例是基于同一构思，在内容不互相冲突的前提下，芯片封装方法的实施例的内容可以引用芯片封装体的实施例的，在此不赘述。
作为本发明实施例又一方面，本发明实施例提供一种录像设备，该录像设备包括如图1至图7所示的芯片封装体。
由于逻辑芯片的第一排引脚组的一端设置有至少一个冗余数据引脚，在封装该芯片与存储芯片时，当该逻辑芯片与存储芯片之间的特定引脚(例如，电源引脚)未正对着，或者虽然位于同一侧但是为了实现对应的特定引脚之间的互连，而出现打线交叉时，可以利用该冗余数据引脚与存储芯片的其它数据引脚进行连接，从而避免为了实现特定引脚之间的互连而使数据引脚的打线出现交叉的问题发生。
作为本发明实施例又一方面，本发明实施例提供一种电子设备，该电子设备包括如图1至图7所示的芯片封装体。
由于逻辑芯片的第一排引脚组的一端设置有至少一个冗余数据引脚，在封装该芯片与存储芯片时，当该逻辑芯片与存储芯片之间的特定引脚(例如，电源引脚)未正对着，或者虽然位于同一侧但是为了实现对应的特定引脚之间的互连，而出现打线交叉时，可以利用该冗余数据引脚与存储芯片的其它数据引脚进行连接，从而避免为了实现特定引脚之间的互连而使数据引脚的打线出现交叉的问题发生。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；在本发明的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本发明的不同方面的许多其它变化，为了简明，它们没有在细节中提供；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (12)

1.一种芯片封装体，其特征在于，包括存储芯片及逻辑芯片，所述逻辑芯片包括第一排引脚组及与所述第一排引脚组相对的第二排引脚组，所述第一排引脚组及第二排引脚组至少包括与所述存储芯片的各个引脚一一对应连接的若干引脚，并且所述第一排引脚组的一端还设置有至少一个冗余数据引脚。
2.根据权利要求1所述的芯片封装体，其特征在于，
所述第一排引脚组的另一端设置有至少一个冗余数据引脚；
或者，
所述第二排引脚组的一端设置有至少一个冗余数据引脚；
或者，
所述第二排引脚组的另一端设置有至少一个冗余数据引脚。
3.根据权利要求1或2所述的芯片封装体，其特征在于，所述存储芯片封装于所述第一排引脚组与所述第二排引脚组之间。
4.根据权利要求3所述的芯片封装体，其特征在于，所述存储芯片的引脚方式为双排直列。
5.根据权利要求3所述的芯片封装体，其特征在于，所述存储芯片包括SDR SDRAM芯片或DDR SDRAM芯片。
6.一种芯片，其特征在于，所述芯片包括第一排引脚组及与所述第一排引脚组相对的第二排引脚组，所述第一排引脚组的一端设置有至少一个冗余数据引脚。
7.根据权利要求6所述的芯片，其特征在于，
所述第一排引脚组的另一端设置有至少一个冗余数据引脚；
或者，
所述第二排引脚组的一端设置有至少一个冗余数据引脚；
或者，
所述第二排引脚组的另一端设置有至少一个冗余数据引脚。
8.一种芯片封装方法，其特征在于，包括：
在逻辑芯片的第一排引脚组的一端设置至少一个冗余数据引脚；
将所述逻辑芯片与存储芯片进行封装。
9.根据权利要求8所述的方法，其特征在于，所述方法还包括：
在所述逻辑芯片的第一排引脚组的另一端设置至少一个冗余数据引脚；
或者，
在所述逻辑芯片的第二排引脚组的一端设置至少一个冗余数据引脚；
或者，
在所述逻辑芯片的第二排引脚组的另一端设置至少一个冗余数据引脚。
10.根据权利要求8或9所述的方法，其特征在于，所述将所述逻辑芯片与存储芯片进行封装，包括：
将所述存储芯片封装于所述逻辑芯片的第一排引脚组与所述逻辑芯片的第二排引脚组之间。
11.一种录像设备，其特征在于，包括如权利要求1至5任一项所述的芯片封装体。
12.一种电子设备，其特征在于，包括如权利要求1至5任一项所述的芯片封装体。
CN201710028822.4A 2017-01-16 2017-01-16 一种芯片封装体及其方法、芯片、录像设备及电子设备 Active CN106876285B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710028822.4A CN106876285B (zh) 2017-01-16 2017-01-16 一种芯片封装体及其方法、芯片、录像设备及电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710028822.4A CN106876285B (zh) 2017-01-16 2017-01-16 一种芯片封装体及其方法、芯片、录像设备及电子设备

Publications (2)

Publication Number Publication Date
CN106876285A true CN106876285A (zh) 2017-06-20
CN106876285B CN106876285B (zh) 2018-09-21

Family

ID=59157474

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710028822.4A Active CN106876285B (zh) 2017-01-16 2017-01-16 一种芯片封装体及其方法、芯片、录像设备及电子设备

Country Status (1)

Country Link
CN (1) CN106876285B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108962301A (zh) * 2018-05-24 2018-12-07 济南德欧雅安全技术有限公司 一种存储装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010040281A1 (en) * 1998-11-12 2001-11-15 Butler Douglas B. Multi-chip memory apparatus and associated method
CN102622330A (zh) * 2012-02-24 2012-08-01 北京海尔集成电路设计有限公司 兼容不同dram的控制芯片及其方法
CN103123918A (zh) * 2013-01-04 2013-05-29 天津大学 一种射频半导体器件
CN105845651A (zh) * 2015-02-03 2016-08-10 瑞萨电子株式会社 半导体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010040281A1 (en) * 1998-11-12 2001-11-15 Butler Douglas B. Multi-chip memory apparatus and associated method
CN102622330A (zh) * 2012-02-24 2012-08-01 北京海尔集成电路设计有限公司 兼容不同dram的控制芯片及其方法
CN103123918A (zh) * 2013-01-04 2013-05-29 天津大学 一种射频半导体器件
CN105845651A (zh) * 2015-02-03 2016-08-10 瑞萨电子株式会社 半导体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108962301A (zh) * 2018-05-24 2018-12-07 济南德欧雅安全技术有限公司 一种存储装置

Also Published As

Publication number Publication date
CN106876285B (zh) 2018-09-21

Similar Documents

Publication Publication Date Title
US6392304B1 (en) Multi-chip memory apparatus and associated method
JP4072505B2 (ja) 積層型半導体パッケージ
JP6117787B2 (ja) Ｉｃパッケージ内へのｄｒａｍ及びｓｏｃのパッケージング
CN109599134B (zh) 具有控制器及存储器堆叠的灵活存储器系统
CN100592509C (zh) 半导体装置及胶囊型半导体封装
US7494846B2 (en) Design techniques for stacking identical memory dies
JP5633885B2 (ja) 直列接続された集積回路を積層する方法およびその方法で作られたマルチチップデバイス
US8462535B2 (en) Memory module and layout method therefor
US7894230B2 (en) Stacked semiconductor devices including a master device
US9997231B2 (en) Electronic device
CN103985648B (zh) 半导体的晶圆级封装方法和半导体封装件
US20070194455A1 (en) Stacked semiconductor memory device and control method thereof
CN108962301B (zh) 一种存储装置
JPH08167703A (ja) 半導体装置及びその製造方法、ならびにメモリコアチップ及びメモリ周辺回路チップ
CN110071101A (zh) 存储器封装件和相关的半导体封装件
CN209401305U (zh) 一种高集成的单芯片固态硬盘
US9418967B2 (en) Semiconductor device
CN106876285B (zh) 一种芯片封装体及其方法、芯片、录像设备及电子设备
US20100142252A1 (en) Reconfigurable input/output in hierarchical memory link
US20170084574A1 (en) Semiconductor package device
CN107209735A (zh) 用于以最小封装复杂度支持不同外部存储器类型的共用管芯
CN102820302B (zh) 封装的存储芯片、嵌入式设备
CN110061002B (zh) 一种存储器件
US6826067B2 (en) Double capacity stacked memory and fabrication method thereof
CN108511427A (zh) 双芯片封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20191211

Address after: Unit D88, floor 2, convention and Exhibition Center, No.1, Software Park Road, Tangjiawan Town, hi tech Zone, Zhuhai City, Guangdong Province

Patentee after: Jianrong Integrated Circuit Technology (Zhuhai) Co., Ltd.

Address before: 518000 Guangdong city of Shenzhen province Nanshan District Gao Xin Road No. 013 Fu technology building B block 5 layer 505

Co-patentee before: Jianrong Integrated Circuit Technology (Zhuhai) Co., Ltd.

Patentee before: Jian Rong semiconductor (Shenzhen) Co., Ltd.

Co-patentee before: ZHUHAI HUANGRONG INTEGRATED CIRCUIT TECHNOLOGY CO., LTD.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220125

Address after: Rooms 1306-1309, 13 / F, 19 science Avenue West, Hong Kong Science Park, Shatin, New Territories, China

Patentee after: BUILDWIN INTERNATIONAL (ZHUHAI) LTD.

Address before: Unit D88, 2 / F, convention and Exhibition Center, No.1 Software Park Road, Tangjiawan Town, hi tech Zone, Zhuhai, Guangdong 519000

Patentee before: BUILDWIN INTERNATIONAL (ZHUHAI) Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220323

Address after: Rooms 1306-1309, 13 / F, 19 science Avenue West, Hong Kong Science Park, Shatin, New Territories, China

Patentee after: BUILDWIN INTERNATIONAL (ZHUHAI) LTD.

Address before: 519015 3rd Floor, Stereo Science and Technology Building, 184 Bailian Road, Jida, Zhuhai City, Guangdong Province

Patentee before: BUILDWIN INTERNATIONAL (ZHUHAI) Ltd.