CN108932966B - 半导体装置和数据处理系统 - Google Patents

半导体装置和数据处理系统 Download PDF

Info

Publication number
CN108932966B
CN108932966B CN201810430859.4A CN201810430859A CN108932966B CN 108932966 B CN108932966 B CN 108932966B CN 201810430859 A CN201810430859 A CN 201810430859A CN 108932966 B CN108932966 B CN 108932966B
Authority
CN
China
Prior art keywords
memory
bus
memory device
data processing
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810430859.4A
Other languages
English (en)
Other versions
CN108932966A (zh
Inventor
广部厚纪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN108932966A publication Critical patent/CN108932966A/zh
Application granted granted Critical
Publication of CN108932966B publication Critical patent/CN108932966B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1684—Details of memory controller using multiple buses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Human Computer Interaction (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Dram (AREA)
  • Memory System (AREA)
  • Hardware Redundancy (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本发明涉及半导体装置和数据处理系统，其提供了一种能够促进包括存储器装置和数据处理装置的半导体装置中的所述存储器装置中的数据的管理的技术。所述半导体装置包括第一外部端子、第二外部端子、数据处理装置和存储器装置。所述半导体装置还包括：第一总线，其耦合在所述数据处理装置与所述存储器装置之间；第二总线，其耦合在所述数据处理装置与所述第二外部端子之间；第三总线，其耦合到所述第一外部端子；以及控制电路，其耦合到所述第一总线和所述第三总线。所述控制电路具有使用所述第三总线对所述存储器装置的管理功能。

Description

半导体装置和数据处理系统
相关申请的交叉引用
包括说明书、附图和摘要的于2017年5月24日提交的日本专利申请No.2017-103138的公开内容以整体内容通过引用并入本文。
背景技术
本公开能够适用于包括存储器装置和数据处理装置的半导体装置，以及使用半导体装置的数据处理系统。
正在开发使用在与数据处理装置的半导体封装相同的半导体封装中使用硅通孔(TSV)技术密封堆叠的存储器的2.5维安装技术和3维安装技术。
例如，SK hynix Inc.,Joonyoung Kim和YounsuKim,HBM:Memory Solution forBandwidth-Hungry Processors,2014年8月,因特网<URL:https://ja.scribd.com/document/258652867/HC26-11-310-HBM-Bandwidt h-Kim-Hynix-Hot-Chips-HBM-2014-v7>检索日期:2017年2月20日(非专利文献1)公开了在其中主机IF、存储器IF和基本逻辑/IP块被提供到2.5维安装技术的堆叠存储器的基片的配置。进一步地，非专利文献1公开了在其中DFT区域、TSV区域和PHY(与Soc的接口)被提供到基片。
发明内容
本公开的目标是提供一种能够促进包括存储器装置和数据处理装置的半导体装置中的存储器装置中的数据的管理的技术。
其它目标和新颖特征从本说明书和附图的描述将变为明显的。
以下简要地解释了本公开中所公开的发明中间的典型发明的概述。
半导体装置包括第一外部端子、第二外部端子、数据处理装置和存储器装置。半导体装置还包括：第一总线，其耦合在数据处理装置与存储器装置之间；第二总线，其耦合在数据处理装置与第二外部端子之间；第三总线，其耦合到第一外部端子；以及控制电路，其耦合到第一总线和第三总线。控制电路具有使用第三总线对存储器装置的管理功能。
根据上文所描述的半导体装置，促进存储器中的数据的管理是可能的。
附图说明
图1是根据第一实施例的半导体装置的概念性剖视图。
图2是图1的半导体装置的放大图。
图3是根据第一实施例的半导体装置的概念性框图。
图4是根据比较例的半导体装置的概念性框图。
图5是根据第一实施例的数据处理系统的概念性构成图。
图6是根据第一实施例的存储器装置的框图。
图7是根据第一实施例的用于概念地解释控制电路的操作的示图。
图8是示出控制信号C1和C2的格式的示例的示图。
图9是示出控制信号C1和C2的格式的另一示例的示图。
图10是示出图7的存储器装置的修改例1的示图。
图11是示出图7的存储器装置的修改例2的示图。
图12是示出图11的通道分配的另一分配示例的示图。
图13是示出图7的存储器装置的修改例3的示图。
图14是示出图5的数据处理系统的修改例1的示图。
图15是根据第二实施例的半导体装置的概念性框图。
图16是根据图15的半导体装置的数据处理系统的构成图。
图17是根据图15的半导体装置的另一数据处理系统的构成图。
图18是根据第三实施例的半导体装置的修改例的框图。
图19是根据图18的半导体装置的数据处理系统的构成图。
图20是根据图18的半导体装置的另一数据处理系统的构成图。
图21是根据第四实施例的数据处理系统的构成图。
图22是示出根据修改例1的半导体装置的构成例的示图。
图23是示出根据修改例2的半导体装置的构成例的示图。
图24是示出根据修改例2的数据处理系统的构成例的示图。
图25是示出根据修改例3的数据处理系统的构成例的示图。
图26是示出根据修改例4的半导体装置的构成例的示图。
具体实施方式
在下文中，将参考附图描述实施例、比较例和修改例。然而，在以下描述中，相同部件由相同附图标记表示并且其重复描述可以被省略。与实际形式相比较，附图可以关于每个部件的宽度、厚度、形状等示意性地表示以便使描述更准确。然而，附图仅是示例并且不限制本发明的解释。
[第一实施例]
图1是根据第一实施例的半导体装置的概念性剖视图。图2示出了图1的半导体装置的一部分的放大图。
半导体装置1具有存储器装置2和数据处理装置(MPU(NPU))3，并且被配置为一个半导体封装。存储器装置2包括基础芯片(基片)21和半导体存储器(多个半导体存储器芯片)22，其被堆叠在基础芯片21上。基础芯片21和多个半导体存储器芯片22由使用TSV(通过电极的Si：硅通孔)和诸如焊锡的金属电极(微凸块)的耦合结构23来耦合。基础芯片21和数据处理装置3通过例如诸如焊锡的金属电极(微凸块)耦合到第一衬底4诸如硅中介层。第一衬底4通过例如诸如焊锡的金属电极(微凸块)耦合到第二衬底5，其被用作封装的电路衬底。第二衬底5被提供有多个球电极(外部端子)6，其由诸如焊锡的金属电极构成。第二衬底5被提供有例如盖7，其由覆盖存储器装置2和数据处理装置3以便密封存储器装置2和数据处理装置3的金属或类似物形成。MPU(NCU)是微处理器(微处理器单元)或者网络处理器(网络处理单元)。
被提供到第二衬底5的球电极(外部端子)6具有多个第一外部端子61和多个第二外部端子62。多个第一外部电极61通过第一衬底4和第二衬底5和微凸块中的布线耦合到基础芯片21的第二接口单元IF2。第二外部端子62通过第一衬底4和第二衬底5和微凸块中的布线耦合到数据处理装置3。如稍后所描述的，第二外部端子62被提供以耦合到第一系统总线SBUS1，并且第一外部端子61被提供以耦合到第二系统总线SBUS2，其是辅助总线或者扩展总线。
基础芯片21还具有数据处理装置3的第一接口单元IF1。第一接口单元IF1通过第一衬底4和微凸块中的布线耦合到数据处理装置3。
如在图2中所示，半导体装置1被提供有：第一总线(第一信号路径)31，其被提供在第一接口单元IF1与数据处理装置3之间；第二总线(第二信号路径)32，其被提供在数据处理装置3与第二外部端子62之间；以及第三总线(第三信号路径)33，其被提供在第二接口单元IF2与第一外部端子61之间。在图2中，分别绘制针对第一总线31、第二总线32和第三总线33示出的箭头以说明性地表示总线31、32和33来促进理解。
图1和图2说明性地将第一接口单元IF1与数据处理装置3之间的耦合布线示出为两个或三个耦合布线。进一步地，图1和图2说明性地将第二接口单元IF2与第二外部端子62之间的耦合布线示出为两个布线。第一接口单元IF1与数据处理装置3之间的耦合布线的数量被假定为是例如大约1000。第二接口单元IF2与第二外部端子62之间的耦合布线的数量被假定为例如80至100。换句话说，第一总线31的布线的数量大于第三总线33的布线的数量，并且第二总线32的布线的数量大于第三总线33的布线的数量。
在图1和图2中，存储器芯片22可以是例如SDR(单数据速率)类型DRAM(动态随机存取存储器)或者DDR(双数据速率)类型DRAM。虽然在该示例中示出了四个存储器芯片22，但是存储器芯片的数量可以是一个，或者四个或更多个存储器芯片可以被堆叠。可以使用仅一种类型的存储器芯片，或者可以组合多种类型的存储器芯片。多种类型的存储器芯片可以选自DRAM(动态随机存取存储器)、静态类型RAM(随机存取存储器)、非易失性存储器等。非易失性存储器能够选自ROM(只读存储器)、闪速存储器等。数据处理装置3能够是微处理器(MPU)、网络处理器(NPU)、图形处理器(GPU)等。
图3是根据第一实施例的半导体装置的概念性框图。图4是根据比较例的半导体装置的概念性框图。
如在图3中所示，半导体装置1具有存储器装置2、数据处理装置3和控制电路CNT。虽然未特别限制，但是数据处理装置3包括中央处理单元或者图形处理器(CPU/GPU)和高速缓存存储器(L1、L2和L3/LLC)。在该示例中，高速缓存存储器包括初级高速缓存存储器(1级高速缓存)(L1)、次级高速缓存存储器(2级高速缓存)(L2)和三级高速缓存存储器(3级高速缓存或者末级高速缓存)(L3/LLC)。
半导体装置1具有：第一总线(第一信号路径、存储器总线)31，其被提供在存储器装置2与数据处理装置3之间；第二总线(第二信号路径)32，其被提供在数据处理装置3与第二外部端子62之间；以及第三总线(第三信号路径)33，其被提供在控制电路CNT与第一外部端子61之间。控制电路CNT耦合到第一总线31并且还耦合到第四总线(第四信号路径)34，其被提供在控制电路CNT与数据处理装置3之间。稍后将描述控制电路CNT的细节。
提供第一总线31使得数据处理装置3从存储器装置2读取数据并且将数据写入到存储器装置2。提供第二总线32以在数据处理装置3与半导体装置1外部之间读取和写入数据。提供第三总线33以在控制电路CNT与半导体装置1外部之间传送和接收数据和第一控制信息(控制信号)。提供第四总线34以在数据处理装置3与控制电路CNT之间传送和接收第二控制信息(控制信号)。
通过如上文所描述的配置，图3中所示的存储器装置2具有两个访问路径，其是：第一访问路径，其中数据处理装置3通过第一总线31执行读取和写入；以及第二访问路径，其中读取和写入通过使用第三总线33、控制电路CNT与第一总线31来执行。因此，除通过使用第一访问路径对存储器装置2中的存储器内容的管理之外，图3中所示的存储器装置2能够通过使用第二访问路径执行对存储器装置2中的存储内容的管理。
图4是根据比较例的半导体装置的概念性框图。关于图4中的半导体装置100的部件和图3中的半导体装置1的部件，对应于彼此的部件由相同参考符号表示。图4中的半导体装置100与图3中的半导体装置1不同的点在于，图4中的半导体装置100未提供有控制电路CNT、第三总线33和第四总线34。虽然半导体装置1中的存储器装置2具有如上文所描述的第一访问路径和第二访问路径，但是半导体装置100中的存储器装置2具有仅第一访问路径。因此，为了管理半导体装置100中的存储器装置2中的存储内容，不存在除通过半导体装置100中的数据处理装置3使用第一访问路径的其它方式。
图5是根据第一实施例的数据处理系统的概念性构成图。图5示出了包括多个半导体装置1_1、1_2、……和1_n的数据处理系统。半导体装置1_1、1_2、……和1_n中的每个半导体装置对应于图3中的半导体装置1。在图5中，图3中所示的半导体装置1中的部件(X＝2、3、31、32、33、34、61、62和CNT)通过使用对应于半导体装置1_1、1_2、……和1_n的参考符号诸如X_1、X_2、……和X_n表示，使得部件与半导体装置之间的对应关系被示出。然而，关于第一接口单元IF1和第二接口单元IF2，在半导体装置1_1、1_2、……和1_n中的每个半导体装置中使用相同参考符号。
半导体装置1_1、1_2、……和1_n的第二总线32_1、32_2、……和32_n分别地通过第二外部端子62_1、62_2、……和62_n耦合到第一系统总线SBUS1。半导体装置1_1、1_2、……和1_n的第三总线33_1、33_2、……和33_n分别地通过第一外部端子61_1、61_2、……和61_n耦合到新提供或者添加的第二系统总线SBUS2。第二系统总线SUBS2主要地被用于管理在半导体装置1_1、1_2、……和1_n中所提供的存储器装置2_1、2_2、……和2_n的存储内容。第一系统总线SBUS1和第二系统总线SBUS2中的每一个与系统存储器SMEM1、SMEM2、……和SMEMn耦合。针对系统存储器SMEM1、SMEM2、……和SMEMn中的每个系统存储器示出了具有两个输入/输出端口的两端口存储器的示例。如在图5中所示，在系统存储器SMEM1、SMEM2、……和SMEMn中的每个系统存储器中，一个端口耦合到第一系统总线SBUS1并且另一端口耦合到第二系统总线SBUS2。虽然示出了在其中提供多个系统存储器的示例，但是在本示例中，系统存储器的数量可以是一个。
例如，第二系统总线SBUS2能够被使用如下：
(1)：单个写入1：半导体装置1_1的存储器装置2_1的内容能够通过使用第二系统总线SBUS2被复制到半导体装置1_2的存储器装置2_2。
(2)：多个写入1：半导体装置1_1的存储器装置2_1的内容能够通过使用第二系统总线SBUS2被复制到半导体装置1_2的存储器装置2_2和半导体装置1_n的存储器装置2_n。
(3)单个写入2：半导体装置1_1的存储器装置2_1的内容能够通过使用第二系统总线SBUS2被复制到系统存储器(SMEM1、SMEM2、……或者SMEMn)。
(4)多个写入2：半导体装置1_1的存储器装置2_1的内容能够通过使用第二系统总线SBUS2被复制到半导体装置1_2的存储器装置2_2和系统存储器(SMEM1、SMEM2、……或者SMEMn)。
(5)单个写入3：系统存储器(SMEM1、SMEM2、……或者SMEMn)的内容能够通过使用第二系统总线SBUS2被复制到半导体装置1_1的存储器装置2_1。
(6)多个写入3：系统存储器(SMEM1、SMEM2、……或者SMEMn)的内容能够通过使用第二系统总线SBUS2被复制到半导体装置1_1的存储器装置2_1和半导体装置1_2的存储器装置2_2。
通过上文所描述的配置，通过使用第二系统总线SBUS2而不使用第一系统总线SBUS1管理系统存储器SMEM1、SMEM2、……和SMEMn的内容和半导体装置1_1、1_2、……和1_n中的存储器装置2_1、2_2、……和2_n的内容是可能的。换句话说，在不限制通过数据处理装置3_1、3_2、……和3_n使用第二总线33_1、33_2、……和33_n和第一系统总线SBUS1的情况下，通过使用第三总线33_1、33_2、……和33_n和第二系统总线SBUS2管理系统存储器SMEM1、SMEM2、……和SMEMn的内容和半导体装置1_1、1_2、……和1_n中的存储器装置2_1、2_2、……和2_n的内容是可能的。
通过使用第二总线32_1、32_2、……和32_n和第一系统总线SBUS1的集合和第三总线33_1、33_2、……和33_n和第二系统总线SBUS2的集合二者管理系统存储器SMEM1、SMEM2、……和SMEMn的内容和半导体装置1_1、1_2、……和1_n中的存储器装置2_1、2_2、……和2_n的内容也是可能的。
图6示出了根据第一实施例的存储器装置的框图。图6示出了包括图3的半导体装置1的控制电路CNT的存储器装置2的框图的示例。存储器装置3具有基础芯片21和多个堆叠的存储器芯片22(221、222、223和224)。控制电路CNT被提供在基础芯片21中。基础芯片21与第一总线31、第三总线33和第四总线34耦合。
第一总线31具有：第一数据总线31D，通过其供应数据；以及第一控制总线31CA，通过其供应命令(CMD)、地址(ADD)等。如在图3或图5中所示，第一总线31耦合到相同半导体装置1(1_1)中的数据处理装置3(3_1)。
第三总线33具有：第一数据总线33D，通过其供应数据；以及第三控制总线33CA，通过其供应包括命令(CMD)、地址(ADD)等的控制信号C1。如在图5中所示，当数据系统被配置时，第三总线33耦合到第二系统总线SBUS2。第二系统总线SBUS2耦合到例如与半导体装置1(1_1)不同的其它半导体装置(1_2、1_n)的控制电路(CNT_2、CNT_n)。图6说明性地示出不同的半导体装置(1_2)中的控制电路(CNT_2)作为第三总线33的耦合目的地以便避免附图的复杂性。换句话说，不同的半导体装置(1_2)中的控制电路(CNT_2)被示出为参考符号CNT_2(1_2)。
第四总线34是通过其供应包括命令(CMD)、地址(ADD)等的控制信号C2的总线。如在图3或图5中所示，第四总线34耦合到相同半导体装置1(1_1)中的数据处理装置3(3_1)。
基础芯片21包括控制电路CNT和测试电路TEST。控制电路CNT还包括：第一控制电路CNT1，其耦合到第一控制总线31CA；第二控制电路CNT2，其耦合到第三控制总线33CA和第四总线34；以及选择电路SEL1。
第一控制电路CNT1被供应有来自第一控制总线31CA的命令(CMD)、地址(ADD)等，对地址(ADD)的一部分进行解码，并且生成通道选择信号。第一控制电路CNT1通过控制总线31CA1将命令(CMD)、通道选择信号和地址(ADD)的剩余部分供应到多个存储器芯片22(221、222、223和224)。换句话说，第一控制电路CNT1具有存储器控制器的功能并且具有多个存储器芯片22(221、222、223和224)的输入/输出通道的通道选择功能。例如，四个存储器芯片221、222、223和224中的每个存储器芯片具有四个通道作为输入/输出通道，并且整个存储器装置2具有16个通道。在这种情况下，第一控制电路CNT1根据命令(CMD)和地址(ADD)形成用于根据命令(CMD)选择用来读取数据或者写入数据的一个或多个输入/输出通道的通道选择信号，并且将通道选择信号连同命令(CMD)和地址(ADD)一起输出到控制总线31CA1。第四存储器芯片221、222、223和224根据从控制总线31CA1接收到的通道选择信号、命令(CMD)和地址(ADD)，使用来读取数据或者写入数据的多个输入/输出通道进入所选择的状态。当命令(CMD)是读取数据时，从对应于由通道选择信号所选择的通道的地址(ADD)的存储器单元读取的数据通过数据总线31D被供应到数据处理装置3(3-1)。当命令(CMD)是写入数据时，从数据处理装置3(3-1)被输出到数据总线31D的数据被写入到对应于由通道选择信号所选择的通道的地址(ADD)的存储器单元。命令(CMD)包括刷新命令。
第一控制电路CNT1还具有输出与通道的使用状态(读取、写入或者刷新)有关的第一通道信息CH1的功能。第一控制电路CNT1还具有输入与从第二控制电路CNT2输出的通道请求信息有关的第二通道信息CH2并且以如上文所描述的方式相同的方式根据第二通道信息CH2输出通道选择信号的功能。
第二控制电路CNT2接收从第四总线34所供应的控制信号C1、从第三控制总线33CA所供应的控制信号C2以及来自第一控制电路CNT1的通道信息CH。第二控制电路CNT2根据控制信号C1、控制信号C2和通道信息CH生成命令/地址CAd和选择信号S1。命令/地址CAd被输出到第一控制电路CNT1。另一方面，选择信号S1被输出到选择电路SEL1。选择电路SEL1根据选择信号S1控制第一数据总线31D与第三数据总线33D之间的耦合。例如，假定其中在半导体装置1(1-1)中的数据处理装置3(3_1)使用通道1至14读取数据或者写入数据的情况中控制信号C1或者控制信号C2请求使用例如通道14至16的情况。在这种情况下，通道1至14是忙碌通道，并且从通道信息CH1已知通道1至14正由数据处理装置3(3_1)使用。因此，第二控制电路CNT2生成选择信号S1并且控制选择电路SEL1以便选择除竞争通道14之外的未使用通道15和16中的一个或多个的数据线。换句话说，第二控制电路CNT2具有通道仲裁电路的功能。因此，对应于第一数据总线31D中的未使用通道15和16中的所选择的通道的数据线和第三数据总线33D中的数据线根据选择信号S1由选择电路SEL1选择性地耦合。进一步地，第二控制电路CNT2生成与通道15和16有关的通道请求信息作为第二通道信息CH2并且将第二通道信息CH2输出到第一控制电路CNT1以便选择未使用通道15和16。从而，第一控制电路CNT1根据来自第二控制电路CNT2的第二通道信息CH2和命令/地址CAd将对应于通道15和16和命令/地址CAd的通道选择信号输出到控制总线31CA1。
从而，根据控制信号C1和控制信号C2执行存储器装置2的通道的选择操作和至所选择的通道的数据的写入操作和从所选择的通道的数据的读取操作是可能的。
当控制信号C1和控制信号C2基本上同时被输入并且相同通道的使用由控制信号C1和控制信号C2请求时，优选的是，通过使用数据处理装置3(3_1)的操作系统(OS)的功能确定是控制信号C1被优先化还是控制信号C2被优先化的优先级顺序。
在图6中，测试电路TEST指示被提供以测试或者检查存储器装置22的存储器BIST(内置自测试)。测试电路TEST能够耦合在第一总线31与第三总线33(第一外部端子)之间。为了避免附图的复杂性，图6说明性地示出了仅针对测试电路TEST的第一数据总线31D与第三数据总线33D之间的耦合。在图6中，虽然未特别限制，但是高速缓存存储器和运算电路能够被提供在第三数据总线33D中作为电路块CB。
图7是根据第一实施例的用于概念地解释控制电路的操作的示图。在图7中，存储器芯片22包括通道1至16，并且描述了通道1至16由选择电路SEL1、第一控制电路CNT1和第二控制电路CNT2选择。在图7中，左边示出了关于图3或者图5的相同半导体装置1(1_1)中的数据处理装置3(3_1)的耦合关系，并且右边示出了关于与半导体装置1(1_1)不同的其它半导体装置(1_2、1_n)中的控制电路(CNT_2、CNT_n)的耦合关系。为了避免复杂性，图7说明性地将半导体装置1_2中的控制电路CNT_2示出为参考符号CNT_2(1_2)。在以下描述中，半导体装置1(1-1)中的数据处理装置3(3_1)被定义为主侧，并且耦合到半导体装置(1_2)中的控制电路(CNT_2)的数据处理装置3_2被定义为从侧。
如在图6中所描述的，第一控制电路CNT1根据命令/地址CAd和通道信息CH2将通道选择信号输出到第三控制总线33CA1。从而，选择通道1至16中的一个或多个通道。选择电路SEL1通过来自第二控制电路CNT2的选择信号S1由主侧数据处理装置3(3_1)选择未使用通道并且执行耦合到第三总线33D的操作。另一方面，选择电路SEL2是被提供以示意性地表示由主侧数据处理装置3(3_1)使用的一个或多个通道的选择以便于理解的配置并且通过第一数据总线31D耦合到数据处理装置3(3_1)。
第二控制电路CNT2通过第四总线34耦合到图3或者图5的半导体装置1(1-1)中的主侧数据处理装置3(3_1)。第二控制电路CNT2还耦合到第三控制总线33CA。如在图5中所示，第三控制总线33CA通过第二系统总线SBUS2耦合到不同的半导体装置1-2中的控制电路CNT_2和从侧数据处理装置3_2。
在下文中，将描述用于第二控制电路CNT2的输入/输出控制信号的示例。
第二控制电路CNT2通过第四总线34将主侧系统调用(主系统调用)传送到主侧数据处理装置3(3_1)并且从主侧数据处理装置3(3_1)接收主侧系统调用(主系统调用)。第二控制电路CNT_2通过第三控制总线33CA和第二系统总线SBUS2将从侧系统调用(从系统调用)传送到从侧半导体装置1_2中的控制电路CNT2或者数据处理装置3_2并且从从侧半导体装置1_2中的控制电路CNT2或者数据处理装置3_2接收从侧系统调用(从系统调用)。
主侧系统调用(主系统调用)包括主侧请求ReqM1和主侧响应ResM1，其是主侧请求ReqM1的响应信号。从侧系统调用(从系统调用)包括从侧请求ReqS1和从侧响应ResS1，其是从侧请求ReqS1的响应信号。
主侧请求ReqM1包括例如传送目的地地址信息、传送源地址信息、存储器控制信息、忙碌通道信息和访问块信息。主侧响应ResM1包括例如请求源地址信息、忙碌通道信息和访问块信息。从侧请求ReqS1包括例如传送目的地地址信息、传送源地址信息、存储器控制信息、忙碌通道信息和访问块信息。从侧响应ResS1包括例如请求源地址信息、忙碌通道信息、访问块信息等。
第二控制电路CNT2从主侧数据处理装置3(3_1)接收主侧请求ReqM1并且将主侧响应ResM1传送到主侧数据处理装置3(3_1)作为主侧请求ReqM1的响应。从而，第二控制电路CNT2将控制信号C1输出到第三控制总线33CA或者将控制信号C2输出到第四总线34。控制信号C1通过第二系统总线SBUS2被供应到从侧半导体装置1_2中的控制电路CNT_2，并且存储器装置2_2和期望的系统存储器(SMEM1、SMEM2、……和/或SMEMn)被访问。另一方面，控制信号C2通过第二总线32_1从主侧数据处理装置3(3_1)被供应到第一系统总线SBUS1，并且存储器装置2_2由从侧半导体装置1_2中的数据处理装置3_2访问或者期望的系统存储器(SMEM1、SMEM2、……和/或SMEMn)被访问。
第二控制电路CNT2从从侧半导体装置1_2中的控制电路CNT2接收从侧请求ReqS1并且将从侧响应ResS1传送到从侧半导体装置1_2中的控制电路CNT2作为对从侧请求ReqS1的响应。从而，以如上文所描述的方式相同的方式，半导体装置1_2中的控制电路CNT_2将控制信号C1输出到半导体装置1_2中的第三控制总线33CA或者将控制信号C2输出到半导体装置1_2中的第四总线34。
控制信号C1通过第二系统总线SBUS2被供应到主侧半导体装置1-1中的控制电路CNT_1，并且存储器装置2_1和期望的系统存储器(SMEM1、SMEM2、……和/或SMEMn)被访问。控制信号C2通过第二总线32_2从从侧数据处理装置3_2被供应到第一系统总线SBUS1，并且存储器装置2_1由主侧半导体装置1_1中的数据处理装置3_1访问或者期望的系统存储器(SMEM1、SMEM2、……和/或SMEMn)被访问。取决于数据处理装置3_1的操作系统(OS)的功能而确定是否使用仅控制信号C1、仅控制信号C2或者控制信号C1和C2二者是可能的。
图8是示出控制信号C1和C2的格式的示例的示图。控制信号C1和C2包括存储器标记字段MTAG、存储器功能控制字段MCONT和数据区域字段DAREA。
存储器标记字段MTAG包括传送目的地存储器规范字段DSMEM和传送源存储器规范字段SOMEM。在传送目的地存储器规范字段DSMEM中，将从存储器装置(2_1、2_2、……、2_n、SMEM1、SMEM2、……和SMEMn)选择的一个或多个存储器装置指定为传送目的地是可能的。在传送源存储器规范字段SOMEM中，将从存储器装置(2_1、2_2、……、2_n、SMEM1、SMEM2、……和SMEMn)选择的一个存储器装置指定为传送源是可能的。然而，在传送目的地存储器规范字段DSMEM中指定的一个或多个存储器装置与在传送源存储器规范字段SOMEM中所选择的一个存储器装置不同，并且不允许重叠规范。
存储器功能控制字段MCONT包括存储器命令字段MCMD、忙碌通道信息标志字段BUSYFLAG和地址字段Add。在存储器命令字段MCMD中，针对传送目的地存储器规范字段DSMEM中指定的一个或多个存储器装置(2_1、2_2、……2_n、SMEM1、SMEM2、……和/或SMEMn)指定读取命令或者写入命令是可能的。在忙碌通道信息标志字段BUSYFLAG中，指定当前使用的通道的序列号是可能的。在地址字段Add中，针对在传送目的地存储器规范字段DSMEM中指定的一个或多个存储器装置(2_1、2_2、……2_n、SMEM1、SMEM2、……和/或SMEMn)中的每个存储器装置指定传送目的地地址范围是可能的。传送目的地存储器地址的范围能够由使用行地址(x1,x2)和列地址(y1,y2)诸如例如(x1,y1)-(x2,y2)的范围指定。根据存储器命令字段MCMD和地址字段Add生成在图6和图7中所描述的命令/地址CAd。
在数据区域字段DAREA中，指定在传送源存储器规范字段SOMEM中指定的传送源存储器装置中的传送源存储器地址(Access mBloc)的范围是可能的。传送源存储器地址的范围能够由使用行地址(x1,x2)和列地址(y1,y2)诸如例如(x1,y1)-(x2,y2)的范围指定。
因此，通过指定例如以上格式作为如下面所描述的控制信号C1执行存储器管理(复制或者一致管理)的操作是可能的。
规范示例(1)单个写入1(存储器装置2_1->存储器装置2_2)：
存储器装置2_2在传送目的地存储器规范字段DSMEM中指定，存储器装置2_1在传送源存储器规范字段SOMEM中指定，并且写入命令在存储器命令字段MCMD中指定。进一步地，期望的地址范围在数据区域字段DAREA和地址字段Add中指定。在这种情况下，在存储器装置2_1的数据区域字段DAREA中指定的地址范围的数据通过第三数据总线33D和第二系统总线SBUS2被供应到存储器装置2_2中的控制电路CNT2并且被写入(被复制)到在地址字段Add中指定的存储器装置2_2的地址范围。在这种情况下，已知传送源存储器规范字段SOMEM是主侧半导体装置1_1的存储器装置2_1，使得省略传送源存储器规范字段SOMEM的规范是可能的。
规范示例(2)多个写入1(存储器装置2_1->存储器装置2_2、2_n)：
存储器装置2_2和2_n在传送目的地存储器规范字段DSMEM中指定，存储器装置2_1在传送源存储器规范字段SOMEM中指定，并且写入命令在存储器命令字段MCMD中指定。进一步地，期望的地址范围在数据区域字段DAREA和地址字段Add中指定。在这种情况下，在存储器装置2_1的数据区域字段DAREA中指定的地址范围的数据通过第三数据总线33D和第二系统总线SBUS2被供应到存储器装置2_2和2_n中的控制电路CNT2并且被写入(被复制)到在地址字段Add中指定的存储器装置2_2和2_n的地址范围。在这种情况下，已知传送源存储器规范字段SOMEM是主侧半导体装置1_1的存储器装置2_1，使得省略传送源存储器规范字段SOMEM的规范是可能的。
当存储器装置2_2、……和2_n在传送目的地存储器规范字段DSMEM中指定时，在存储器装置2_1的数据区域字段DAREA中指定的地址范围的数据被写入到除存储器装置2_1之外的所有存储器装置(2_2、……和2_n)。
规范示例(3)单个写入2(存储器装置2_1->系统存储器SMEM1)：
系统存储器SMEM1装置在传送目的地存储器规范字段DSMEM中指定，存储器装置2_1在传送源存储器规范字段SOMEM中指定，并且读取命令在存储器命令字段MCMD中指定。进一步地，期望的地址范围在数据区域字段DAREA和地址字段Add中指定。在这种情况下，在存储器装置2_1的数据区域字段DAREA中指定的地址范围的数据通过第三数据总线33D和第二系统总线SBUS2被写入(被复制)到在地址字段Add中指定的系统存储器SMEM1的地址范围。在这种情况下，已知传送源存储器规范字段SOMEM是主侧半导体装置1_1的存储器装置2_1，使得省略传送源存储器规范字段SOMEM的规范是可能的。
规范示例(4)多个写入2(存储器装置2_1->存储器装置2_2、系统存储器SMEM1)：
存储器装置2_2和系统存储器SMEM1在传送目的地存储器规范字段DSMEM中指定，存储器装置2_1在传送源存储器规范字段SOMEM中指定，并且写入命令在存储器命令字段MCMD中指定。进一步地，期望的地址范围在数据区域字段DAREA和地址字段Add中指定。在这种情况下，在存储器装置2_1的数据区域字段DAREA中指定的地址范围的数据通过存储器装置2_2中的第二系统总线SBUS2和第三数据总线33D被供应到存储器装置2_2中的控制电路CNT2并且被写入(被复制)到地址字段Add中指定的存储器装置2_2的地址范围。进一步地，在存储器装置2_1的数据区域字段DAREA中指定的地址范围的数据通过第二系统总线SBUS2被写入(被复制)到在系统存储器SMEM1的地址字段Add中指定的地址范围。在这种情况下，已知传送源存储器规范字段SOMEM是主侧半导体装置1_1的存储器装置2_1，使得省略传送源存储器规范字段SOMEM的规范是可能的。
当在传送目的地存储器规范字段DSMEM中指定存储器装置2_2、……和2_n和系统存储器SMEM1、SMEM2、……和SMEMn时，在存储器装置2_1的数据区域字段DAREA中指定的地址范围的数据被写入到除存储器装置2_1之外的所有存储器装置(2_2、……和2_n)和所有系统存储器(SMEM1、SMEM2、……和SMEMn)。
规范示例(5)单个写入3(系统存储器SMEM1->存储器装置2_1)：
存储器装置2_1在传送目的地存储器规范字段DSMEM中指定，系统存储器SMEM1在传送源存储器规范字段SOMEM中指定，并且读取命令在存储器命令字段MCMD中指定。进一步地，期望的地址范围在数据区域字段DAREA和地址字段Add中指定。在这种情况下，在系统存储器SMEM1的数据区域字段DAREA中指定的地址范围的数据通过存储器装置2_1中的第二系统总线SBUS2和第三数据总线33D被供应到存储器装置2_1中的控制电路CNT2并且被写入(被复制)到地址字段Add中指定的存储器装置2_1的地址范围。
规范示例(6)多个写入3(系统存储器SMEM1->存储器装置2_1、2_2)：
存储器装置2_1和2_2在传送目的地存储器规范字段DSMEM中指定，系统存储器SMEM1在传送源存储器规范字段SOMEM中指定，并且读取命令在存储器命令字段MCMD中指定。进一步地，期望的地址范围在数据区域字段DAREA和地址字段Add中指定。在这种情况下，在系统存储器SMEM1的数据区域字段DAREA中指定的地址范围的数据通过存储器装置2_1中的第二系统总线SBUS2和第三数据总线33D被供应到存储器装置2_1中的控制电路CNT2并且被写入到地址字段Add中指定的存储器装置2_1的地址范围。进一步地，在数据区域字段DAREA中指定的系统存储器SMEM1的地址范围的数据通过存储器装置2_2中的第二系统总线SBUS2和第三数据总线33D被供应到存储器装置2_2中的控制电路CNT2并且被写入(被复制)到地址字段Add中指定的存储器装置2_2的地址范围。当所有存储器装置2_1、2_2、……和2_n在传送目的地存储器规范字段DSMEM中指定时，在系统存储器SMEM1的数据区域字段DAREA中指定的地址范围的数据被写入到在地址字段Add中指定的所有存储器装置2_1、2_2、……和2_n的地址范围。
本领域的技术人员能够容易地理解到当应用以上描述时以上格式的规范，使得所有情况的描述被省略。通过使用如上文所描述的格式，使用如前述1)至6)中所描述的第二系统总线SBUS2是可能的。因此，在不限制通过数据处理装置使用第二总线和第一系统总线SBUS1的情况下，通过使用第三总线和第二系统总线SBUS2管理(复制并且一致地管理)系统存储器SMEM1、SMEM2、……SMEMn的内容和存储器装置2_1、2_2、……和2_n的内容是可能的。
图9是示出控制信号C1和C2的格式的另一示例的示图。图9中所示的格式与图8中所示的格式之间的差异在于，存储器标记信息字段TAG还被添加到图9中所示的格式中的存储器功能控制字段MCONT。在图5中所示的数据处理系统中，当待使用的存储器装置(2_1、2_2、……、2_n、SMEM1、SMEM2、……和SMEMn)包括不同的类型的存储器装置诸如DRAM、SRAM和闪速存储器时，每个存储器装置的存储器命令彼此不同。提供存储器标记信息字段TAG以能够标识存储器装置的类型。在存储器功能控制字段MCONT中，指定存储器标记信息字段TAG、存储器命令字段MCMD、忙碌通道信息标志字段BUSYFLAG和地址字段Add是可能的。例如，当多种类型的存储器装置诸如多个DARM、多个SRAM和多个闪速存储器NVM/Flash混合地被使用在数据处理系统中时，对应于每个DARM的TAG、MCMD、BUSYFLAG和Add、对应于每个SRAM的TAG、MCMD、BUSYFLAG和Add，和对应于每个闪速存储器的TAG、MCMD、BUSYFLAG和Add在存储器功能控制字段MCONT中指定。进一步地，当存储器装置(2_1、2_2、……和2_n)中的每个存储器装置是例如其中DRAM芯片、多个SRAM芯片、多个闪速存储器芯片等以相同的方式被混合地安装的堆叠存储器时，对应于每个DRAM芯片的TAG、MCMD、BUSYFLAG和Add、对应于每个SRAM芯片的TAG、MCMD、BUSYFLAG和Add、以及对应于每个闪速存储器芯片的TAG、MCMD、BUSYFLAG和Add能够在存储器功能控制字段MCONT中指定。
从而，即使在包括不同的类型的存储器装置的数据处理系统中，使用第二系统总线SBUS2管理存储器装置的内容也是可能的。
(存储器装置的修改例1)
图10是示出图7的存储器装置的修改例1的示图。图10示出了在其中提供高速缓存存储器高速缓存作为图6中所示的电路块CB的情况中的图7的存储器装置22部分的构成例。其他配置与图7的配置相同。高速缓存存储器高速缓存被提供在耦合到选择电路SEL1的内部数据总线33Di与第第三数据总线33D之间。提供高速缓存存储器高速缓存以使得块传送能够作为使用存储器装置之间的第二系统总线SBUS2的数据传送，例如存储器装置2_1与系统存储器SMEM2之间的数据传送。从而，促进数据管理程序是可能的。
(存储器装置的修改例2)
图11是示出图7的存储器装置的修改例2的示图。当图10示出了其中提供高速缓存存储器高速缓存作为在图6中所示的电路块CB的构成例时，图11示出了其中提供运算电路AC作为电路块CB的构成例。其他配置与图7和图10的那些配置相同。能够执行简单运算操作的运算电路AC被提供在耦合到选择电路SEL1的内部数据总线33Di与第三数据总线33D之间。通过提供运算电路AC，在通过第二系统总线SBUS2和第三数据总线33D输入的数据上执行期望的运算操作使得数据对于使用在数据处理装置中变为最优是可能的。例如，通过在从传感器接收模拟信息并且在模拟信息上直接地执行运算操作的数据处理装置中提供运算电路AC，数据处理装置能够通过在模拟信息上执行期望的运算操作将模拟信息转换为期望的数字信息。从而，改进数据处理装置中的数据处理的效率是可能的。运算电路AC能够是数字运算电路、可编程运算电路、数字信号处理器等。
图11还示出了通道分配的示例。在图11中，通道1和3至16指示针对数据处理装置3_1的前台处理分配的通道。另一方面，通道2指示针对存储器管理分配的通道。此处，通道2能够被认为是被用于相对于前台处理的后台中的处理的通道。当存储器管理结束时，被分配到后台处理的通道2能够通过数据处理装置3_1的控制被改变到另一通道例如通道1。可以分配通道2作为前台处理的通道。数据处理系统3_1在其操作系统(OS)中具有通道分配功能。通道分配能够当数据处理装置3_1将通道请求信息从第四总线34传送到第二控制电路CNT2时被执行。在这种情况下，当执行通道仲裁时，要求将从数据处理装置3_1传送的通道请求信息的优先级设定到高级别。
图12是示出图11的通道分配的另一分配示例的示图。在图12中，通道1至3被分配到后台处理并且通道4至16被分配到前台处理。其他配置与图7和图11的那些配置相同。该配置能够被用于诸如例如将相同数据写入到通道1至3的处理。当将多个通道诸如通道1至3分配到后台处理时，通过例如将通道分配规范字段新添加到图8的格式并且使可以将多个通道指定到通道分配规范字段中来执行分配是可能的。
(存储器装置的修改例3)
图13是示出图7的存储器装置的修改例3的示图。图13示出了当通过存储器装置2_1的通道1(L1)和通道2(L2)实现图3中所示的初级高速缓存存储器L1和次级高速缓存存储器L2时的示意性构成例。初级高速缓存存储器(通道1(L1))和次级高速缓存存储器(通道2(L2))的高速缓存控制电路CACHE_CONT被绘制以便被布置在选择电路SEL1与通道1(L1)和2(L2)之间。通过使用第二系统总线SBUS2和第三数据总线33D执行初级高速缓存存储器(通道1(L1))和次级高速缓存存储器(通道2(L2))的存储内容的管理是可能的。
(数据处理系统的修改例1)
图14是示出图5的数据处理系统的修改例1的示图。在图5中，第一系统总线SBUS1和第二系统总线SBUS2耦合到系统存储器SMEM1、SMEM2、……和SMEMn，其是二端口存储器。在图14中，系统存储器SMEM1、SMEM2、……和SMEMn中的每个系统存储器是具有一个输入/输出端口的单端口存储器，并且输入/输出端口耦合到第一系统总线SBUS1。因此，在该示例中，交叉开关CrossSW被提供在第一系统总线SBUS1与第二系统总线SBUS2之间，使得系统存储器SMEM1、SMEM2、……和SMEMn能够与第二系统总线SBUS2耦合。其他配置与图5的配置相同。
还在上文所描述的配置中，通过使用第二系统总线SBUS2而不使用第一系统总线SBUS1管理半导体装置1_1、1_2、……和1_n中的系统存储器SMEM1、SMEM2、……和SMEMn的内容和存储器装置2_1、2_2、……和2_n的内容是可能的。
[第二实施例]
图15是根据第二实施例的半导体装置的概念性框图。虽然图3的半导体装置1被提供有一个数据处理装置3和一个存储器装置2，但是图15的半导体装置1a被提供有一个数据处理装置3和四个存储器装置(第一存储器装置、第二存储器装置、第三存储器装置和第四存储器装置)2-1、2-2、2-3和2-4。因此，图15的半导体装置1a被提供有四个第一外部端子61-1、61-2、61-3和61-4，其是第二接口单元IF2。以与在图3中相同的方式，提供第一总线31、第三总线33、第四总线34和控制电路CNT用于存储器装置2-1、2-2、2-3和2-4中的每个存储器装置。其他配置与第一实施例的图3的配置相同。图15中的第一总线31、第三总线33、第四总线34和控制电路CNT与在图6中的那些相同，使得其描述被省略。
图16是根据图15的半导体装置的数据处理系统的构成图。图16的数据处理系统包括多个半导体装置1a_1、1a_2、……和1a_n。半导体装置1a_1、1a_2、……和1a_n中的每个半导体装置对应于图15中的半导体装置1a。半导体装置1a_1具有多个第一外部端子61-1_1、61-2_1、61-3_1和61-4_1，其耦合到第二系统总线SBUS2。半导体装置1a_1还具有第二外部端子62-1，其耦合到第一系统总线SBUS1。类似地，半导体装置1a_2、……和1a_n具有多个第一外部端子(61-1_2、61-2_2、61-3_2和61-4_2、……和61-1_n、61-2_n、61-3_n和61-4_n)，其耦合到第二系统总线SBUS2。进一步地，类似地，半导体装置1a_2、……和1a_n具有第二外部端子(62_2、……和62_n)，其耦合到第一系统总线SBUS1。以与在图5中相同的方式，系统存储器SMEM1、SMEM2、……和SMEMn中的每个系统存储器是二端口存储器。两个端口中的一个耦合到第一系统总线SBUS1并且另一端口耦合到第二系统总线SBUS2。
图17是根据图15的半导体装置的另一数据处理系统的构成图。与图16的数据处理系统不同之处在于，系统存储器SMEM1、SMEM2、……和SMEMn中的每个系统存储器的输入/输出端口是单个端口并且交叉开关CrossBar被提供在第一系统总线SBUS1与第二系统总线SBUS2之间。换句话说，图17示出了在其中图15的多个半导体装置1a被使用在图14的数据处理系统中的数据处理系统。其他配置与图16的配置相同。
还在上文所描述的第二实施例的配置中，通过使用第二系统总线SBUS2而不使用第一系统总线SBUS1管理半导体装置1_1、1_2、……和1_n中的系统存储器SMEM1、SMEM2、……和SMEMn的内容和存储器装置2_1、2_2、……和2_n的内容是可能的。
[第三实施例]
图18是根据第三实施例的半导体装置的修改例的框图。图15的半导体装置1a与图18的半导体装置1b之间的差异在于，虽然图18的半导体装置1b被提供有四个存储器装置(第一存储器装置、第二存储器装置、第三存储器装置和第四存储器装置)2-1、2-2、2-3和2-4，但是半导体装置1b被提供有仅一个外部端子61。特别地，虽然以与在图15中相同的方式提供第一总线31、第三总线33、第四总线34和控制电路CNT用于四个存储器装置2-1、2-2、2-3和2-4中的每个存储器装置，但是四个存储器装置的第三总线33耦合到公共第三总线33C并且公共第三总线33C耦合到一个第一外部端子61。如由图18的上部中的虚线所示，公共第三总线33C可以以环形形状提供在半导体装置1b中。
图19是根据图18的半导体装置的数据处理系统的构成图。图19的数据处理系统包括多个半导体装置1b_1、1b_2、……和1b_n。半导体装置1b_1、1b_2、……和1b_n中的每个半导体装置对应于图18中的半导体装置1b。半导体装置1b_1具有第一外部端子61_1，其耦合到第二系统总线SBUS2。半导体装置1b_1还具有第二外部端子62_1，其耦合到第一系统总线SBUS1。类似地，半导体装置1b_2、……和1b_n还具有多个第一外部端子(61_2、……和61_n)，其耦合到第二系统总线SBUS2。进一步地，类似地，半导体装置1b_2、……和1b_n具有第二外部端子(62_2、……和62_n)，其耦合到第一系统总线SBUS1。以与在图5中相同的方式，系统存储器SMEM1、SMEM2、……和SMEMn中的每个系统存储器是二端口存储器。两个端口中的一个耦合到第一系统总线SBUS1并且另一端口耦合到第二系统总线SBUS2。
图20是根据图18的半导体装置的另一数据处理系统的构成图。与图19的数据处理系统不同之处在于，系统存储器SMEM1、SMEM2、……和SMEMn中的每个系统存储器的输入/输出端口是单个端口并且交叉开关CrossBar被提供在第一系统总线SBUS1与第二系统总线SBUS2之间。换句话说，图20示出了在其中图18的多个半导体装置1b被使用在图14的数据处理系统中的数据处理系统。其他配置与图19的配置相同。
还在上文所描述的第三实施例的配置中，通过使用第二系统总线SBUS2而不使用第一系统总线SBUS1管理半导体装置1_1、1_2、……和1_n中的系统存储器SMEM1、SMEM2、……和SMEMn的内容和存储器装置2_1、2_2、……和2_n的内容是可能的。
[第四实施例]
图21是根据第四实施例的数据处理系统的构成图。图21示出了其中在图5的数据处理系统中新提供耦合到第一系统总线SBUS1和第二系统总线SBUS2的子系统存储器SUSYSM的配置。提供子系统存储器SUSYSM以针对第二系统总线SBUS2添加一层共享存储器并且整体地管理要求公共共享的数据。子系统存储器SUSYSM将第一系统总线SBUS1概览为主机，使并行化数据处理装置1_1、1_2、……和1_n虚拟化，并且控制数据平面。子系统存储器SUSYSM包括共享存储器SHMEM，并且要求公共共享的数据被存储在共享存储器SHMEM中。子系统存储器SUSYSM具有：共享存储器SHMEM，其共享多核数据处理系统的存储装置2_1、2_2、……和2_n的存储器空间作为系统池；以及控制器，其控制共享存储器SHMEM。
通过上文所描述的配置中，在多核数据处理系统中，执行其中存储装置2_1、2_2、……和2_n中的存储内容被集成在整个数据系统中的控制是可能的。进一步地，通过添加一层共享存储器以使共享存储器层次化同时执行数据处理装置中的控制来分布数据传送和数据处理的负载是可能的。
(修改例)
在下文中，将描述根据本发明的修改例。
在下文中，将描述其中提供在第一实施例中所描述的控制电路CNT(CNT_1、CNT_2、……和CNT_n)的部分作为修改例。在图6中所描述的电路块CB(图10中的高速缓存存储器高速缓存、图11中的运算电路)可以被包括在控制电路CNT中。
(修改例1)
图22是示出根据修改例1的半导体装置的构成例的示图。在第一实施例的图6中，示出了在其中在基础芯片21中提供控制电路CNT的配置的示例。在图22的(a)中所示的半导体装置1c中，控制电路CNT被提供在数据处理装置3而不是存储器装置2的基础芯片21中。在这种情况下，例如，优选的是，在数据处理装置3中所包括的存储器控制器包括控制电路CNT的功能。图22的(b)是在其中存储器装置2被安装在数据处理装置3的上表面上的配置，即三维安装半导体装置1c的概念性剖视图。
在这样的配置中，获得与第一实施例的效果相同的效果也是可能的。
(修改例2)
图23是示出根据修改例2的半导体装置的构成例的示图。图24是示出根据修改例2的数据处理系统的构成例的示图。在修改例2中，如在图24中所示，控制电路CNT被提供到在图21中所描述的子系统存储器SUSYSM。在这种情况下，图24中所示的半导体装置1d_1、1d_2、……和1d_n中的每个半导体装置是具有如在图23中所示的配置的数据处理装置1d。在图23中所示的数据处理装置1d中，基础芯片21中的控制电路CNT的配置未被提供在数据处理装置1d中。相反，控制电路CNT被提供到子系统存储器SUSYSM。在一些情况下，包括第二控制电路CNT2和选择电路SEL1的电路部分可以被提供到子系统存储器SUSYSM。
在这样的配置中，获得与第一实施例的效果相同的效果也是可能的。
(修改例3)
图25是示出根据修改例3的数据处理系统的构成例的示图。在图24的修改例2中，控制电路CNT被提供到子系统存储器SUSYSM。在修改例3中，未提供包括控制电路NCT的子系统存储器SUSYSM。相反，控制电路CNT耦合在第一系统总线SBUS1与第二系统总线SBUS之间。作为数据处理装置1d_1、1d_2、……和1d_n，使用具有在修改例2中所描述的图23中所示的配置的数据处理装置1d是可能的。在一些情况下，包括第二控制电路CNT2和选择电路SEL1的电路部分可以被提供在第一系统总线SBUS1与第二系统总线SBUS2之间。
在这样的配置中，获得与第一实施例的效果相同的效果也是可能的。
(修改例4)
图26是示出根据修改例4的半导体装置的构成例的示图。图26是在其中存储器装置2被安装在数据处理装置3的上表面上的配置(即，三维安装半导体装置1e的概念性剖视图)。在图22的修改例1中，示出了其中控制电路CNT被提供在数据处理装置3中的示例。在该示例中，控制电路CNT被提供在例如存储器芯片224中。控制电路CNT可以被提供在存储器芯片221、222、223和224中的任一个中。备选地，控制电路CNT可以分散地被提供到存储器芯片221、222、223和224。
在这样的配置中，获得与第一实施例的效果相同的效果也是可能的。
虽然基于实施例已经特别地描述由发明人做出的本发明，但是不用说本发明不限于实施例并且可以不同地修改。

Claims (16)

1.一种半导体装置，包括：
数据处理装置；
存储器装置；
控制电路，具有对所述存储器装置的管理功能；
第一衬底，耦合到所述数据处理装置和所述存储器装置；
第二衬底，耦合到所述第一衬底并且被用作覆盖所述数据处理装置和所述存储器装置的封装的电路衬底，所述第二衬底包括第一外部端子和第二外部端子；
第一总线，所述第一总线耦合在所述数据处理装置与所述存储器装置之间；
第二总线，所述第二总线耦合在所述数据处理装置与所述第二外部端子之间；以及
第三总线，所述第三总线耦合到所述控制电路与所述第一外部端子之间；
其中所述存储器装置包括1)第一访问路径，用于数据处理装置以通过所述第一总线执行读取和写入，使得在不经过所述控制电路的情况下执行从所述数据处理装置的读取和写入，以及2)第二访问路径，以通过所述第三总线、所述控制电路、所述第一总线执行读取和写入，使得从所述第一外部端子的读取和写入不经过所述数据处理装置，而是通过所述控制电路来被执行。
2.根据权利要求1所述的半导体装置，
其中，所述数据处理装置包括中央处理单元和高速缓存存储器。
3.根据权利要求2所述的半导体装置，
其中，所述存储器装置包括
基础芯片，包括第一接口单元和第二接口单元，以及
半导体存储器，所述半导体存储器被安装在所述基础芯片上，并且
其中，所述控制电路被提供在所述基础芯片中，
其中所述第一总线被设置在所述第一接口单元与所述数据处理装置之间，并且
其中所述第三总线被设置在所述第二接口单元与所述第一外部端子之间。
4.根据权利要求3所述的半导体装置，
其中，所述半导体存储器包括多个堆叠的半导体芯片。
5.根据权利要求3所述的半导体装置，
其中，所述存储器装置包括第一存储器装置、第二存储器装置、第三存储器装置和第四存储器装置，并且
其中，所述第一外部端子包括：第一端子，所述第一端子耦合到所述第一存储器装置；第二端子，所述第二端子耦合到所述第二存储器装置；第三端子，所述第三端子耦合到所述第三存储器装置；以及第四端子，所述第四端子耦合到所述第四存储器装置。
6.根据权利要求3所述的半导体装置，
其中，所述存储器装置包括第一存储器装置、第二存储器装置、第三存储器装置和第四存储器装置，并且
其中，所述第一存储器装置、所述第二存储器装置、所述第三存储器装置和所述第四存储器装置中的每一个通过所述第三总线耦合到所述第一外部端子。
7.一种数据处理系统，包括：
系统总线；
辅助总线；
系统存储器，所述系统存储器耦合到所述系统总线和所述辅助总线；
多个半导体装置，所述多个半导体装置耦合到所述系统总线和所述辅助总线，并且所述多个半导体装置中的每一个包括：
数据处理装置；
存储器装置；
控制电路，具有对所述存储器装置的管理功能；
第一衬底，耦合到所述数据处理装置和所述存储器装置；
第二衬底，耦合到所述第一衬底并且被用作覆盖所述数据处理装置和所述存储器装置的封装的电路衬底，所述第二衬底包括第一外部端子和第二外部端子；
第一总线，所述第一总线耦合在所述数据处理装置与所述存储器装置之间；
第二总线，所述第二总线耦合在所述数据处理装置与所述第二外部端子之间；以及
第三总线，所述第三总线耦合到所述控制电路与所述第一外部端子之间；
其中所述存储器装置包括1)第一访问路径，用于数据处理装置以通过所述第一总线执行读取和写入，使得在不经过所述控制电路的情况下执行从所述数据处理装置的读取和写入，以及2)第二访问路径，以通过所述第三总线、所述控制电路、所述第一总线执行读取和写入，使得从所述第一外部端子的读取和写入不经过所述数据处理装置，而是通过所述控制电路来被执行，
其中所述多个半导体装置中的每一个的所述第一外部端子耦合到辅助总线，并且
其中所述多个半导体装置中的每一个的所述第二外部端子耦合到所述系统总线。
8.根据权利要求7所述的数据处理系统，
其中，所述控制电路被提供到所述半导体装置中的每一个。
9.根据权利要求8所述的数据处理系统，
其中，所述控制电路耦合到所述第一总线和所述第三总线。
10.根据权利要求9所述的数据处理系统，
其中，所述存储器装置包括
基础芯片，以及
半导体存储器，所述半导体存储器安装在所述基础芯片上，并且
其中，所述控制电路被提供在所述基础芯片中。
11.根据权利要求10所述的数据处理系统，
其中，所述半导体存储器包括多个堆叠的半导体芯片。
12.根据权利要求10所述的数据处理系统，
其中，所述存储器装置包括第一存储器装置、第二存储器装置、第三存储器装置和第四存储器装置，并且
其中，所述第一外部端子包括：第一端子，所述第一端子耦合到所述第一存储器装置；第二端子，所述第二端子耦合到所述第二存储器装置；第三端子，所述第三端子耦合到所述第三存储器装置；以及第四端子，所述第四端子耦合到所述第四存储器装置。
13.根据权利要求10所述的数据处理系统，
其中，所述存储器装置包括第一存储器装置、第二存储器装置、第三存储器装置和第四存储器装置，并且
其中，所述第一存储器装置、所述第二存储器装置、所述第三存储器装置和所述第四存储器装置中的每一个通过所述第三总线耦合到所述第一外部端子。
14.根据权利要求7所述的数据处理系统，
其中，所述控制电路被提供在所述系统总线与所述辅助总线之间。
15.根据权利要求7所述的数据处理系统，还包括：
子系统存储器，所述子系统存储器耦合在所述系统总线与所述辅助总线之间。
16.根据权利要求15所述的数据处理系统，
其中，所述控制电路被提供在所述子系统存储器中。
CN201810430859.4A 2017-05-24 2018-05-08 半导体装置和数据处理系统 Active CN108932966B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017103138A JP6815277B2 (ja) 2017-05-24 2017-05-24 半導体装置及びデータ処理システム
JP2017-103138 2017-05-24

Publications (2)

Publication Number Publication Date
CN108932966A CN108932966A (zh) 2018-12-04
CN108932966B true CN108932966B (zh) 2023-10-17

Family

ID=62017199

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810430859.4A Active CN108932966B (zh) 2017-05-24 2018-05-08 半导体装置和数据处理系统

Country Status (6)

Country Link
US (1) US11126373B2 (zh)
EP (1) EP3467664B1 (zh)
JP (1) JP6815277B2 (zh)
KR (1) KR20180128847A (zh)
CN (1) CN108932966B (zh)
TW (1) TWI771416B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10545860B2 (en) * 2017-08-10 2020-01-28 Samsung Electronics Co., Ltd. Intelligent high bandwidth memory appliance
JP7226055B2 (ja) * 2019-04-17 2023-02-21 富士通株式会社 半導体装置およびシステム
CN112151526A (zh) 2019-06-28 2020-12-29 西部数据技术公司 包括高速异质集成控制器和高速缓存的半导体设备
KR20220164946A (ko) * 2021-06-07 2022-12-14 삼성전자주식회사 반도체 패키지

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101483061A (zh) * 2008-01-11 2009-07-15 尔必达存储器株式会社 半导体存储装置和包括该半导体存储装置的数据处理系统

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001109708A (ja) * 1999-10-14 2001-04-20 Hitachi Ltd マイクロコンピュータ
JP2005018159A (ja) * 2003-06-23 2005-01-20 Fujitsu Ltd ストレージシステム構築支援装置、ストレージシステム構築支援方法、およびストレージシステム構築支援プログラム
US7287115B2 (en) 2003-10-30 2007-10-23 Kabushiki Kaisha Toshiba Multi-chip package type memory system
JP4230886B2 (ja) * 2003-10-30 2009-02-25 株式会社東芝 マルチチップパッケージ型メモリシステム
JP2007335809A (ja) 2006-06-19 2007-12-27 Nec Electronics Corp 半導体装置及び半導体装置の動作制御方法
US7772708B2 (en) * 2006-08-31 2010-08-10 Intel Corporation Stacking integrated circuit dies
US8271827B2 (en) * 2007-12-10 2012-09-18 Qimonda Memory system with extended memory density capability
US8358147B2 (en) * 2008-03-05 2013-01-22 Stmicroelectronics S.R.L. Testing integrated circuits
JP2010015328A (ja) * 2008-07-02 2010-01-21 Tama Tlo Ltd メモリ・論理共役システム
KR100951667B1 (ko) * 2008-08-19 2010-04-07 주식회사 하이닉스반도체 패드를 포함하는 반도체 메모리 장치
US20100121994A1 (en) * 2008-11-10 2010-05-13 International Business Machines Corporation Stacked memory array
KR101686199B1 (ko) * 2010-03-26 2016-12-14 삼성전자주식회사 반도체 패키지 구조물
KR101710658B1 (ko) * 2010-06-18 2017-02-27 삼성전자 주식회사 관통 전극을 갖는 3차원 적층 구조의 반도체 장치 및 그 반도체 장치의 시그널링 방법
JP5573476B2 (ja) * 2010-08-09 2014-08-20 日本電気株式会社 被制御装置、被制御方法、制御装置、及び、制御システム
JP5654855B2 (ja) * 2010-11-30 2015-01-14 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP5668982B2 (ja) * 2011-03-31 2015-02-12 日本電気株式会社 ストレージシステム、アクセスパス状態更新方法およびアクセスパス状態更新プログラム
JP2014021925A (ja) * 2012-07-23 2014-02-03 Oki Electric Ind Co Ltd 情報処理装置及びプログラム
US8724423B1 (en) * 2012-12-12 2014-05-13 Lsi Corporation Synchronous two-port read, two-port write memory emulator
JP6021680B2 (ja) * 2013-02-19 2016-11-09 株式会社日立製作所 自律分散重複排除ファイルシステム、記憶装置ユニット及びデータアクセス方法
US9405468B2 (en) * 2014-05-13 2016-08-02 Globalfoundries Inc. Stacked memory device control
JP2015230611A (ja) * 2014-06-05 2015-12-21 富士通株式会社 電子デバイス及び電子デバイスの制御方法
KR20160069275A (ko) * 2014-12-08 2016-06-16 에스케이하이닉스 주식회사 관통 비아 및 메탈 레이어를 이용하여 전기적 연결을 갖는 반도체 장치 및 그 적층 방법
JP6426031B2 (ja) * 2015-03-13 2018-11-21 ルネサスエレクトロニクス株式会社 半導体装置及びその制御方法
KR20170013040A (ko) * 2015-07-27 2017-02-06 에스케이하이닉스 주식회사 버퍼, 반도체 장치 및 이를 이용한 반도체 시스템
TWI537729B (zh) * 2015-10-15 2016-06-11 慧榮科技股份有限公司 資料儲存裝置及其資料維護方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101483061A (zh) * 2008-01-11 2009-07-15 尔必达存储器株式会社 半导体存储装置和包括该半导体存储装置的数据处理系统

Also Published As

Publication number Publication date
EP3467664B1 (en) 2020-09-09
JP6815277B2 (ja) 2021-01-20
CN108932966A (zh) 2018-12-04
JP2018198017A (ja) 2018-12-13
US11126373B2 (en) 2021-09-21
KR20180128847A (ko) 2018-12-04
US20180341431A1 (en) 2018-11-29
TWI771416B (zh) 2022-07-21
TW201901452A (zh) 2019-01-01
EP3467664A1 (en) 2019-04-10

Similar Documents

Publication Publication Date Title
CN108932966B (zh) 半导体装置和数据处理系统
JP4838844B2 (ja) 方法、記憶媒体、システムおよびプログラム
KR101054640B1 (ko) 메모리 집적 회로
JP4586030B2 (ja) メモリモジュール用の動的コマンドおよび／またはアドレスミラーリングシステムおよび方法
US20230305981A1 (en) Active bridge chiplet with integrated cache
US20130077635A1 (en) System and Method for Dynamically Configurable Multi-Window Divergent Protocol Bridge
JP2009230776A (ja) マルチポートメモリ、および該マルチポートメモリを備えるコンピュータシステム
CN103365801A (zh) 存储器系统、用于控制存储器系统的方法和信息处理设备
US20130061004A1 (en) Memory/logic conjugate system
JP2018508871A (ja) 最小限のパッケージングの複雑性で異なる外部メモリタイプをサポートするための共通のダイ
US20120331255A1 (en) System and method for allocating memory resources
JP2000172524A (ja) 半導体記憶装置
US20080005491A1 (en) Memory sharing method for sharing sram in an soc device
US11861190B2 (en) Memory allocation and reallocation for memory access instructions and data using intermediate processor
KR20170032032A (ko) 메모리 장치 및 메모리 시스템
JPH09331019A (ja) 半導体装置
US9805775B1 (en) Integrated circuits with improved memory controllers
JP2005078481A (ja) 半導体システム

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant