TWI771416B - 半導體裝置及資料處理系統 - Google Patents

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TWI771416B
TWI771416B TW107115651A TW107115651A TWI771416B TW I771416 B TWI771416 B TW I771416B TW 107115651 A TW107115651 A TW 107115651A TW 107115651 A TW107115651 A TW 107115651A TW I771416 B TWI771416 B TW I771416B
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廣部厚紀
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日商瑞薩電子股份有限公司
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Abstract

本發明對於具備有記憶體裝置與資料處理裝置之半導體裝置，提供可以使該記憶體裝置的資料管理變得容易的技術。 本發明之半導體裝置包含：第1外部端子、第2外部端子、資料處理裝置、及記憶體裝置。該半導體裝置更具有：連接在該資料處理裝置與該記憶體裝置之間之第1匯流排、連接在該資料處理裝置與該第2外部端子之間第2匯流排、與該第1外部端子相連接之第3匯流排、及與該第1匯流排及該第3匯流排相連接之控制電路。該控制電路具有對於使用該第3匯流排之該記憶體裝置的管理機能。

Description

半導體裝置及資料處理系統
本開示可以應用在具有記憶體裝置及資料處理裝置之半導體裝置，及使用該裝置之資料處理系統。
使用矽貫通電極（TSV：through-silicon via）技術，將堆疊記憶體與資料處理裝置密封在同一個半導體封裝内之2.5次元封裝技術及3次元封裝技術的開發正在進行。
例如，非專利文獻1中公開了，在2.5次元封裝技術中之堆疊記憶體的基礎晶粒上，設置有主機IF，記憶體IF，以及基礎邏輯IP方塊之構成。此外，在非專利文獻1中揭示了在基礎晶粒上，設置了DFT區域，TSV區域，PHY（跟SoC的介面）之構成。 ［先行技術文獻］ ［非專利文獻］
［非專利文獻1］ SK hynix Inc.，Joonyoung Kim and YounsuKim，HBM：Memory Solution for Bandwidth-Hungry Processors，August 2014，網際網路＜URL：https：//ja.scribd.com/document/258652867/HC26-11-310-HBM-Bandwidth-Kim-Hynix-Hot-Chips-HBM-2014-v7＞檢索日：2017年2月20日。
［發明所欲解決的課題］
本開示的課題，對具有記憶體裝置及資料處理裝置之半導體裝置，提供一種技術，可以使得該記憶體裝置的資料的管理變得較容易。
其他的課題與新穎的特徴可以從本說明書的描述及添付的圖面來清楚了解。 ［解決課題的手段］
本專利公開中具有代表性的例子的概要可以如以下所述來簡單地說明。
亦即，半導體裝置包含有：第1外部端子、第2外部端子、資料處理裝置、及記憶體裝置。該半導體裝置更具有：連接在該資料處理裝置與該記憶體裝置之間之第1匯流排、連接在該資料處理裝置與該第2外部端子之間第2匯流排、與該第1外部端子相連接之第3匯流排、及與該第1匯流排及該第3匯流排相連接之控制電路。該控制電路具有對於使用該第3匯流排之該記憶體裝置的管理機能。 ［發明的效果］
藉由上述之半導體裝置，可以使得該記憶體的資料管理變得較容易。
接著使用圖面來說明實施形態，實施例，比較例，及變形例。但是，在以下的說明中，有時會對相同的構成要素標示以相同的符號，省略重複的說明。為了使說明容易被理解，與實際的態樣相比，有時會將圖面的各部的寬度，厚度，形狀等以模型來表示，但這僅是一個例子，而不會限制本發明的說明。 ［實施例1］
圖1是說明實施例1中的半導體裝置的概念之剖面圖。圖2是圖1的半導體裝置的一部份的放大圖。
半導體裝置1具有記憶體裝置2及資料處理裝置（MPU（NPU））3來構成一個半導體封裝。記憶體裝置2是由，基礎晶片（Base Die）21與堆疊在基礎晶片21的上面之半導體記憶體（複數半導體記憶體晶片）22所構成。基礎晶片21與複數半導體記憶體晶片22之間是使用TSV（Si貫通電極：through-silicon via）及焊接材等金屬電極（微凸塊）之連接構造23來相連接。基礎晶片21與資料處理裝置3是使用例如焊接材等金屬電極（微凸塊）來連接到矽中介層等第1基板4上。第1基板4是以例如焊接材等金屬電極（微凸塊）來連接到作為封裝電路基板之第2基板5上。在第2基板5上設置有焊接材等金屬電極所構成的複數的球狀電極（外部端子）6。為了能密封記憶體裝置2與資料處理裝置3，在第2基板5上設置有例如覆蓋記憶體裝置2與資料處理裝置3之罩蓋7。MPU（NPU）是指微處理器（Micro Processor Unit）或網路處理器（Networking Processing Unit）。
設置在第2基板5上的球狀電極（外部端子）6具有複數第1外部端子61與複數第2外部端子62。複數第1外部端子61藉由第1基板4及第2基板5内的配線及微凸塊，與基礎晶片21的第2介面部IF2相連接。第2外部端子62藉由第1基板4及第2基板5内的配線及微凸塊，與資料處理裝置3相連接。如後面的描述，第2外部端子62是設置來與作為系統匯流排之第1系統匯流排SBUS1相連接，第1外部端子61是設置來與作為輔助匯流排或擴張匯流排之第2系統匯流排SBUS2相連接。
基礎晶片21更具有面對資料處理裝置3之第1介面部IF1。第1介面部IF1藉由第1基板4内的配線及微凸塊與資料處理裝置3相連接。
如圖2所示，在半導體裝置1上設置有：設置在第1介面部IF1與資料處理裝置3之間的第1匯流排（第1信號路徑）31；設置在資料處理裝置3與第2外部端子62之間的第2匯流排（第2信號路徑）32；及設置在第2介面部IF2與第1外部端子61之間的第3匯流排（第3信號路徑）33。在圖2中，在第1匯流排31，第2匯流排32，及第3匯流排33上所分別標示的箭頭是為了容易理解，使用各匯流排31，32，33作為例子來描述。
在圖1及圖2中，第1介面部IF1與資料處理裝置3之間的連接配線是以2條或3條連接配線為例來表示。第2介面部IF2與第2外部端子62之間的連接配線是以2條配線為例來表示。第1介面部IF1與資料處理裝置3之間的連接配線的數目，舉例來說，大約是有1000條左右。第2介面部IF2與第2外部端子62之間的連接配線的數目，舉例來說，大約有80條到100條左右。亦即，第1匯流排31的配線的數目會比第3匯流排33的配線的數目多，第2匯流排32的配線的數目會比第3匯流排33的配線的數目多。
在圖1及圖2中，記憶體晶片22可以是例如SDR（Single Data Rate）型或DDR（Double Data Rate）型的DRAM（動態隨機存取記憶體）。雖然在此例子中畫有4個記憶體晶片22，但可以是1個記憶體晶片，或者堆疊4個以上的記憶體晶片。記憶體晶片22可以是1種類的記憶體晶片，也可以是複數種類的記憶體晶片的組合。複數種類的記憶體晶片可以是從DRAM（動態隨機存取記憶體），靜態型RAM（靜態隨機存取記憶體），及不揮發性記憶體等來選擇。不揮發性記憶體可以從ROM（唯讀記憶體）或快閃記憶體等來選擇。資料處理裝置3可以是微處理器（MPU），網路處理器（NPU）或圖形（GPU）等。
圖3是說明實施例1中的半導體裝置的概念之方塊圖。圖4是說明比較例中的半導體裝置的概念之方塊圖。
如圖3所示，半導體裝置1具有記憶體裝置2，資料處理裝置3，及控制電路CNT。資料處理裝置3雖然沒有特別的限制，其包含有中央處理器或圖形處理器（CPU/GPU），以及快取記憶體（L1，L2，L3/LLC）。在此例中，快取記憶體包含有1次快取記憶體（第1級快取）L1，2次快取記憶體（第2級快取）（L2），及3次快取記憶體（第3級快取或最後級快取）（L3/LLC）。
半導體裝置1具有：設置在記憶體裝置2與資料處理裝置3之間的第1匯流排（第1信號路徑，記憶體匯流排）31，設置在資料處理裝置3與第2外部端子62之間的第2匯流排（第2信號路徑）32，及設置在控制電路CNT與第1外部端子61之間的第3匯流排（第3信號路徑）33。控制電路CNT除了與第1匯流排31相連接外，同時也與設置在其與資料處理裝置3之間的第4匯流排（第4信號路徑）34相連接。控制電路CNT的詳細會在後面加以說明。
第1匯流排31是為了讓資料處理裝置3從記憶體裝置2讀出資料及將資料寫入記憶體裝置2。第2匯流排32是為了資料處理裝置3與半導體裝置1的外部之間進行資料的讀出與寫入。第3匯流排33是為了控制電路CNT與半導體裝置1的外部傳送及接收資料及第1控制資訊（控制信號）C1。第4匯流排34是為了資料處理裝置3與控制電路CNT之間傳送與接收第2控制資訊（控制信號）C2。
藉由此一構成，圖3所示的記憶體裝置2具有兩個存取路徑：資料處理裝置3經由第1匯流排31來讀出及寫入之第1存取路徑，使用第3匯流排33與控制電路CNT與第1匯流排31來讀出及寫入之第2存取路徑。所以圖3所示的記憶體裝置2除了管理經由第1存取路徑的記憶體裝置2的記憶内容以外，也可以管理經由第2存取路徑的記憶體裝置2的記憶内容。
圖4是說明比較例中的半導體裝置的概念之方塊圖。在圖4的半導體裝置100的構成要素與圖3的半導體裝置1的構成要素中，對相對應的構成要素標示以相同的符號。圖4的半導體裝置100與圖3的半導體裝置1的不同點是，在圖4的半導體裝置100中沒有設置控制電路CNT，第3匯流排33，及第4匯流排34。半導體裝置1内的記憶體裝置2，如以上所述，具有第1存取路徑與第2存取路徑，但是半導體裝置100中的記憶體裝置2僅有使用第1匯流排31之第1存取路徑。因此，半導體裝置100中的記憶體裝置2的記憶内容的管理，僅可以是半導體裝置100内的資料處理裝置3經由第1存取路徑來進行。
圖5是說明實施例1中的資料處理系統的概念之構成圖。圖5是說明包含複數半導體裝置1_1、1_2、･･、1_n之資料處理系統。圖5的半導體裝置1_1、1_2、･･、1_n分別對應到圖3的半導體裝置1。在圖5中，將圖3所示之半導體裝置1的内部的構成要素（X=2、3、31、32、33、34、61、62、CNT），用相對應之參考記號例如半導體裝置1_1、1_2、･･、1_n、X_1、X_2、･･、X_n來說明其對應関係。但是，第1介面部IF1及第2介面部FI2則是在各個半導體裝置1_1、1_2、･･、1_n都使用相同的參考號碼。
半導體裝置1_1、1_2、･･、1_n的分別的第2匯流排32_1、32_2、･･、32_n，經由分別的第2外部端子62_1、62_2、･･、62_n，與第1系統匯流排SBUS1相連接。半導體裝置1_1、1_2、･･、1_n的分別的第3匯流排33_1、33_2、･･、33_n，經由分別的第1外部端子61_1、61_2、･･、61_n，與新設或者追加的第2系統匯流排SBUS2相連接。第2系統匯流排SBUS2主要是用來管理半導體裝置1_1、1_2、･･、1_n中所設的記憶體裝置2_1、2_2、･･、2_n的記憶内容。第1系統匯流排SBUS1與第2系統匯流排SBUS2分別與系統記憶體SMEM1、SMEM2、･･、SMEMn相連接。系統記憶體SMEM1、SMEM2、･･、SMEMn分別是以具有兩個輸出入埠之2埠記憶體為例來說明。所圖中所示，系統記憶體SMEM1、SMEM2、･･、SMEMn的分別的一個埠與第1系統匯流排SBUS1相連接，另一個埠則與第2系統匯流排SBUS2相連接。在此例中，系統記憶體是以設置複數個為例來說明，但是系統記憶體也可以只有1個。
第2系統匯流排SBUS2可以如以下來使用。 1）單一寫入1：可以將半導體裝置1_1的記憶體裝置2_1的内容，利用第2系統匯流排SBUS2，複寫到半導體裝置1_2的記憶體裝置2_2。 2）多重寫入1：可以將半導體裝置1_1的記憶體裝置2_1的内容，利用第2系統匯流排SBUS2，複寫到半導體裝置1_2的記憶體裝置2_2及半導體裝置1_n的記憶體裝置2_n。 3）單一寫入2：可以將半導體裝置1_1的記憶體裝置2_1的内容，利用第2系統匯流排SBUS2，複寫到系統記憶體（SMEM1、SMEM2、･･、或SMEMn）。 4）多重寫入2：可以將半導體裝置1_1的記憶體裝置2_1的内容，利用第2系統匯流排SBUS2，複寫到半導體裝置1_2的記憶體裝置2_2及系統記憶體（SM EM1、SMEM2、･･、或SMEMn）。 5）單一寫入3：可以將系統記憶體（SMEM1、SMEM2、･･、或SMEMn）的内容，利用第2系統匯流排SBUS2，複寫到半導體裝置1_1的記憶體裝置2_1。 6）多重寫入3：可以將多重系統記憶體（SMEM1、SMEM2、･･、或SMEMn）的内容，利用第2系統匯流排SBUS2，複寫到半導體裝置1_1的記憶體裝置2_1及半導體裝置1_2的記憶體裝置2_2。
藉由以上的構成，可以不使用第1系統匯流排SBUS1，而僅使用第2系統匯流排SBUS2，來管理系統記憶體SMEM1、SMEM2、･･、SMEMn的内容及半導體裝置1_1、1_2、･･、1_n中的各記憶體裝置2_1、2_2、･･、2_n的内容。亦即，不會限制僅能使用資料處理裝置3_1、3_2、･･、3_n經由第2匯流排32_1、32_2、･･、32_n及第1系統匯流排SBUS1，也可以使用第3匯流排33_1、33_2、･･、33_n及第2系統匯流排SBUS2來管理系統記憶體SMEM1、SMEM2、･･、SMEMn的内容及半導體裝置1_1、1_2、･･、1_n中的記憶體裝置2_1、2_2、･･、2_n的内容。
另外，也可以同時使用第2匯流排32_1、32_2、･･、32_n與第1系統匯流排 SBUS1，以及第3匯流排33_1、33_2、･･、33_n與第2系統匯流排SBUS2，來管理系統記憶體SMEM1、SMEM2、･･、SMEMn的内容及半導體裝置1_1、1_2、･･、1_n的記憶體裝置2_1、2_2、･･、2_n的内容。
圖6是實施例1中的記憶體裝置的方塊圖。圖6說明包含了圖3的半導體裝置1的控制電路CNT之記憶體裝置2的方塊圖的一個例子。記憶體裝置2包含有基礎晶片21與相堆疊之複數記憶體晶片22（221、222、223、224）。控制電路CNT設置在基礎晶片21上。在基礎晶片21中，第1匯流排31，第3匯流排33，第4匯流排34互相連接。
第1匯流排31具有供給資料之第1資料匯流排31D，及供給指令（CMD）及位址（ADD）等之第1控制匯流排31CA。如圖3或圖5中所示，第1匯流排31與相同的半導體裝置1（1_1）内的資料處理裝置3（3_1）相連接。
第3匯流排33具有供給資料之第3資料匯流排33D，及供給包含指令（CMD）及位址（ADD）等之控制信號C1之第3控制匯流排33CA。如圖5所示，當構成資料系統時，第3匯流排33與第2系統匯流排SBUS2相連接。第2系統匯流排SBUS2，舉例來說，與半導體裝置1（1_1）不同的其他半導體裝置（1_2，1_n）内的控制電路（CNT_2，CNT_n）相連接。圖6中，為了避免圖面的複雜，舉例來說，不同的半導體裝置（1_2）内的控制電路（CNT_2）是描述成與第3匯流排33相連接。亦即，不同的半導體裝置（1_2）内的控制電路（CNT_2）是以參考記號CNT_2（1_2）來表示。
第4匯流排34上被提供包含指令（CMD）及位址（ADD）等之控制信號C2。如圖3或圖5所示，第4匯流排34與同一個半導體裝置1（1_1）内的資料處理裝置3（3_1）相連接。
基礎晶片21包含控制電路CNT與測試電路TEST。控制電路CNT進一步包含有：與第1控制匯流排31CA相連接之第1控制電路CNT1；與第3控制匯流排33CA及第4匯流排34相連接之第2控制電路CNT2；及選擇電路SEL1。
第1控制電路CNT1從第1控制匯流排31CA，被提供指令（CMD）及位址（ADD）等，將位址（ADD）的一部分加以解碼來產生通道選擇信號。第1控制電路CNT1將指令（CMD），通道選擇信號及位址（ADD）的其他部分，經由控制匯流排31CA1，供給到複數記憶體晶片22（221、222、223、224）。亦即，第1控制電路CNT1具有記憶體控制器的機能，及複數記憶體晶片22（221、222、223、224）的輸出入通道的通道選擇機能。舉例來說，4個記憶體晶片221、222、223、224分別有4個作為輸出入通道之通道，記憶體裝置2全部有16通道。在此一情況下，第1控制電路CNT1會根據指令（CMD）及位址（ADD），來形成用來選擇依據指令（CMD）來進行資料的讀出或資料的寫入時所使用之1個或複數輸出入通道的通道選擇信號，將指令（CMD）及位址（ADD）一起輸出到控制匯流排31CA1。4個記憶體晶片221，222，223，224，從控制匯流排31CA1所接收到的通道選擇信號，根據指令（CMD）及位址（ADD），使得資料的讀出或資料的寫入所使用之1個或複數輸出入通道成為選擇狀態。當指令（CMD）是資料的讀出時，從對應到通道選擇信號所選擇的通道的位址（ADD）之記憶體單元所讀出的資料，經由資料匯流排31D被供給到資料處理裝置3（3_1）。當指令（CMD）是資料的寫入時，從資料處理裝置3（3_1）被輸出到資料匯流排31D的資料，會被寫入到通道選擇信號所選擇之通道的位址（ADD）所對應的記憶體單元中。此外，指令（CMD）中也包含更新指令。
第1控制電路CNT1也具有輸出關於通道的使用狀態（讀出，寫入，更新）之第1通道資訊CH1的機能。第1控制電路CNT1也具有輸入第2控制電路CNT2所輸出之通道要求資訊有關之第2通道資訊CH2，如同上述，輸出依據第2通道資訊CH2之通道選擇信號的機能。
第2控制電路CNT2接受第4匯流排34所供給之控制信號C1，第3控制匯流排33CA所供給之控制信號C2，及來自第1控制電路CNT1的通道資訊CH1。第2控制電路CNT2根據控制信號C1，控制信號C2及通道資訊CH1來產生指令/位址CAd及選擇信號S1。指令/位址CAd被輸出到控制電路CNT1。另一方面，選擇信號S1被輸出到選擇電路SEL1。選擇電路SEL1根據選擇信號S1來控制第1資料匯流排31D與第3資料匯流排33D間的連接。舉例來說，當半導體裝置1（1_1）内的資料處理裝置3（3_1）使用通道1-14來作為資料的讀出或資料的寫入等來使用的情況，假設控制信號C1或控制信號C2，例如要求使用通道14-16時。這時，通道1-14為忙碌通道，依據通道資訊CH1，資料處理裝置3（3_1）知道通道1-14現在是使用中，第2控制電路CNT2會產生選擇信號S1，控制選擇電路SEL1，來選擇競爭通道14以外的未使用的通道15-16的1個或複數通道的資料線。亦即，第2控制電路CNT2具有通道調停電路的機能。因此，對應到第1資料匯流排31D中的未使用通道15-16之中被選擇的通道之資料線與第3資料匯流排33D中的資料線會依據選擇信號S1被選擇電路SEL1選擇性地連接。為了選擇未使用的通道15-16的通道，第2控制電路CNT2會產生與通道15-16有關之通道要求資訊作為第2通道資訊CH2，並輸出到第1控制電路CNT1。藉此，第1控制電路CNT1依據來自第2控制電路CNT2的指令/位址CAd及依據第2通道資訊CH2，將對應到通道15-16的通道選擇信號及指令/位址CAd輸出到控制匯流排31CA1。
藉此，可以依據控制信號C1與控制信號C2來選擇記憶體裝置2的通道及對被選擇之通道進行資料的讀出及寫入動作。
當控制信號C1與控制信號C2幾乎被同時輸入，而且控制信號C1及控制信號C2要求使用同一個通道時，可以藉由資料處理裝置3（3_1）的作業系統（OS）機能，來決定要優先控制信號C1還是要優先控制信號C2的優先順序。
在圖6中，測試電路TEST是對記憶體裝置22進行測試或檢査所需的記憶體BIST（built-in self test）電路。測試電路TEST可以連接在第1匯流排31與第3匯流排33（第1外部端子61）之間。為了避免圖面的複雜，在圖6中僅舉例說明當測試電路TEST是連接在第1資料匯流排31D與第3資料匯流排33D之間的例子。在圖6中，雖沒有特別的限制，可以在第3資料匯流排33D上，設置快取記憶體或演算電路來作為電路方塊CB。
圖7是用來說明實施例1中的控制電路的動作的概念的圖。在圖7中，記憶體晶片22包含有通道1-16，這些通道1-16是以選擇電路SEL1，控制電路CNT1，及控制電路CNT2來選擇。在圖7中，左側是說明與圖3或圖5的半導體裝置1（1_1）内的資料處理裝置3（3_1）的連接関係，右側是說明與圖5的半導體裝置1（1_1）不同之其他的半導體裝置（1_2，1_n）内的控制電路（CNT_2，CNT_n）間的連接関係。在圖7中，為了避免複雜，例如半導體裝置1_2内的控制電路CNT_2是標示為參考記號CNT_2（1_2）。將圖3或圖5的半導體裝置1（1_1）中的資料處理裝置3（3_1）做為主側，將與半導體裝置（1_2）中的控制電路（CNT_2）相連接的資料處理裝置3_2做為從側來做說明。
如圖6時所做的說明，第1控制電路CNT1是依據第1控制匯流排31CA，指令/位址CAd，及通道資訊CH2，來將通道選擇信號輸出到第3控制匯流排33CA1。藉此，通道1-16内的1個或複數通道會被選擇。選擇電路SEL1依據來自第2控制電路CNT2的選擇信號S1，選擇未被主側資料處理裝置3（3_1）使用的通道，進行連接到第3資料匯流排33D的動作。另一方面，為了容易理解，選擇電路SEL2的構成，是設置來將主側資料處理裝置3（3_1）所使用的1個或者複數通道的選擇以模型來表現，經由第1資料匯流排31D來與資料處理裝置3（3_1）相連接。
第2控制電路CNT2，經由第4匯流排34來與圖3或圖5的半導體裝置1（1_1）中的主側資料處理裝置3（3_1）相連接。第2控制電路CNT2也與第3控制匯流排33CA相連接。如圖5所示，第3控制匯流排33CA經由第2系統匯流排SBUS2，與不同的半導體裝置1_2中的控制電路CNT_2及從側資料處理裝置3_2相連接。
以下，說明對第2控制電路CNT2的輸出入控制信號的一例。
第2控制電路CNT2，經由第4匯流排34，與主側資料處理裝置3（3_1）之間，傳送與接收主側系統呼叫（Master system call）。第2控制電路CNT2則是經由第3控制匯流排33CA及第2系統匯流排SBUS2，與從側半導體裝置1_2内的控制電路CNT_2或資料處理裝置3_2之間，接收與傳送從側系統呼叫（Slave system call）信號。
主側系統呼叫（Master system call）包含主側要求ReqM1及其應答信號之主側應答ResM1。從側系統呼叫（Slave system call）包含從側要求ReqS1及其應答信號之從側應答ResS1。
主側要求ReqM1包含例如：轉送目的位址資訊，轉送來源位址資訊，記憶體控制資訊，忙碌通道資訊，及存取限制資訊。主側應答ResM1包含例如：要求來源位址資訊，忙碌通道資訊，存取限制資訊。從側要求ReqS1包含例如：轉送目的位址資訊，轉送來源位址資訊，記憶體控制資訊，忙碌通道資訊，存取限制資訊。從側應答ResS1包含例如：要求來源位址資訊，忙碌通道資訊，存取限制資訊等。
第2控制電路CNT2，接受來自主側資料處理裝置3（3_1）的主側要求ReqM1，將作為應答之主側應答ResM1傳送到主側資料處理裝置3（3_1）。藉此，第2控制電路CNT2，將控制信號C1輸出到第3控制匯流排33CA，或者將控制信號C2輸出到第4匯流排34。控制信號C1經由第2系統匯流排SBUS2，被供給到從側半導體裝置1_2内的控制電路CNT_2，記憶體裝置2_2與所希望的系統記憶體（SMEM1、SMEM2、･･、SMEMn）會被存取。另一方面，控制信號C2，從主側資料處理裝置3（3_1）經由第2匯流排32_1被供給到第1系統匯流排SBUS1，記憶體裝置2_2會被從側半導體裝置1_2内的資料處理裝置3_2所存取，或者，所希望的系統記憶體（SMEM1、SMEM2、･･、SMEMn）會被存取。
第2控制電路CNT2，接收來自從側半導體裝置1_2内的控制電路CNT_2的從側要求ReqS1，將作為應答之從側應答ResS1傳送到從側半導體裝置1_2内的控制電路CNT_2。藉此，半導體裝置1_2内的控制電路CNT_2，與上述相同地，對半導體裝置1_2内的第3控制匯流排33CA輸出控制信號C1或者對半導體裝置1_2内的第4匯流排34輸出控制信號C2。
控制信號C1經由第2系統匯流排SBUS2被供給到主側半導體裝置1_1内的控制電路CNT_1，記憶體裝置2_1，與所希望的系統記憶體（SMEM1、SMEM2、･･、SMEMn）會被存取。控制信號C2，來自從側資料處理裝置3_2經由第2匯流排32_2被供給到第1系統匯流排SBUS1，記憶體裝置2_1會被主側半導體裝置1_1内的資料處理裝置3_1所存取，或者，所希望的系統記憶體（SMEM1、SMEM2、･･、SMEMn）會被存取。此外，僅使用控制信號C1，僅使用控制信號C2，或者同時使用控制信號C1及控制信號C2，可以由資料處理裝置3_1的作業系統（OS）的機能來決定。
圖8是說明控制信號C1，C2的格式的一個例子的圖。控制信號C1，C2包含記憶體標籤欄位MTAG，記憶體機能控制欄位MCONT，及資料區欄位DAREA。
記憶體標籤欄位MTAG包含轉送目的記憶體指定欄位DSMEM與轉送來源記憶體指定欄位SOMEM。轉送目的記憶體指定欄位DSMEM，可以將記憶體裝置（2_1、2_2、･･、2_n、SMEM1、SMEM2、･･、SMEMn）中被選擇的1個或複數記憶體裝置指定為轉送目的。轉送來源記憶體指定欄位SOMEM可以將從記憶體裝置（2_1、2_2、･･、2_n、SMEM1、SMEM2、･･、SMEMn）被選擇的1個記憶體裝置指定為轉送來源。但是，被轉送目的記憶體指定欄位DSMEM所指定的1個或複數記憶體裝置與轉送來源記憶體指定欄位SOMEM所指定的的1個記憶體裝置，需要是不同的記憶體裝置，重複的指定不會被接受。
記憶體機能控制欄位MCONT包含記憶體指令欄位MCMD，忙碌通道資訊旗標欄位BUSYFLAG，及位址欄位Add。記憶體指令欄位MCMD可以對轉送目的記憶體指定欄位DSMEM所指定的1個或複數記憶體裝置（2_1、2_2、･･、2_n、SMEM1、SMEM2、･･、SMEMn）指定讀出指令或者寫入指令。忙碌通道資訊旗標欄位BUSYFLAG可以指定現在使用中的通道CH的號碼。位址欄位Add可以對轉送目的記憶體指定欄位DSMEM所指定的1個或複數記憶體裝置（2_1、2_2、･･、2_n、SMEM1、SMEM2、･･、SMEMn）分別指定轉送目的位址範圍。轉送目的記憶體位址的範圍，舉例來說，如（x1，y1）-（x2，y2），可以使用行位址（x1，x2）與列位址（y1，y2）的範圍來指定。圖6及圖7所說明的指令/位址CAd是由記憶體指令欄位MCMD及位址欄位Add來產生。
資料區欄位DAREA可以指定被轉送來源記憶體指定欄位SOMEM所指定的轉送來源記憶體裝置内的轉送來源記憶體位址（Access mBlock）的範圍。轉送來源記憶體位址的範圍，例如可以如（X1，Y1）-（X2，Y2）一般地，使用行位址（X1，X2）及列位址（Y1，Y2）的範圍來指定。
所以，控制信號C1，舉例來說，可以如以下所述，藉由指定上記格式來執行以下的記憶體管理（複寫或一貫性管理）的動作。
指定例1）單一寫入1（記憶體裝置2_1-＞記憶體裝置2_2）： 在轉送目的記憶體指定欄位DSMEM上指定記憶體裝置2_2，在轉送來源記憶體指定欄位SOMEM上指定記憶體裝置2_1，在記憶體指令欄位MCMD上指定寫入指令。此外，在資料區欄位DAREA及位址欄位Add上指定所希望的位址的範圍。此時，記憶體裝置2_1的資料區欄位DAREA所指定的位址的範圍的資料會經由第3資料匯流排33D及第2系統匯流排SBUS2，被供給到記憶體裝置2_2内的控制電路CNT2，被寫入（複製）到位址欄位Add所指定的記憶體裝置2_2的位址的範圍。這時，由於轉送來源記憶體指定欄位SOMEM知道是主側半導體裝置1_1的記憶體裝置2_1，可以省略對轉送來源記憶體指定欄位SOMEM的指定。
指定例2）多重寫入1（記憶體裝置2_1-＞記憶體裝置2_2，2_n）： 在轉送目的記憶體指定欄位DSMEM上指定記憶體裝置2_2，2_n，在轉送來源記憶體指定欄位SOMEM上指定記憶體裝置2_1，在記憶體指令欄位MCMD上指定寫入指令。此外，在資料區欄位DAREA及位址欄位Add上也指定所希望的位址的範圍。這時，記憶體裝置2_1的資料區欄位DAREA所指定的位址的範圍的資料，經由第3資料匯流排33D及第2系統匯流排SBUS2被供給到記憶體裝置2_2，2_n内的控制電路CNT2，然後被寫入（複製）到位址欄位Add所指定的記憶體裝置2_2，2_n的位址的範圍。此時，由於轉送來源記憶體指定欄位SOMEM已知是主側半導體裝置1_1的記憶體裝置2_1，可以省略對轉送來源記憶體指定欄位SOMEM的指定。
若是在轉送目的記憶體指定欄位DSMEM上指定記憶體裝置2_2、･･、2_n，記憶體裝置2_1的資料區欄位DAREA所指定的位址範圍的資料會被寫入記憶體裝置2_1以外的全記憶體裝置（2_2、･･、2_n）中。
指定例3）單一寫入2（記憶體裝置2_1-＞系統記憶體SMEM1）： 在轉送目的記憶體指定欄位DSMEM上指定系統記憶體SMEM1，在轉送來源記憶體指定欄位SOMEM上指定記憶體裝置2_1，在記憶體指令欄位MCMD上指定讀出指令。此外，在資料區欄位DAREA及び位址欄位Add上也指定所希望的位址的範圍。此時，記憶體裝置2_1的資料區欄位DAREA所指定的位址的範圍的資料，經由第3資料匯流排33D及第2系統匯流排SBUS2，被寫入（複製）到位址欄位Add所指定的系統記憶體SMEM1的位址的範圍。此時，由於轉送來源記憶體指定欄位SOMEM已知是主側半導體裝置1_1的記憶體裝置2_1，可以省略對轉送來源記憶體指定欄位SOMEM的指定。
指定例4）多重寫入2（記憶體裝置2_1-＞記憶體裝置2_2，系統記憶體SMEM1）： 在轉送目的記憶體指定欄位DSMEM上指定記憶體裝置2_2，系統記憶體SMEM1，在轉送來源記憶體指定欄位SOMEM上指定記憶體裝置2_1，在記憶體指令欄位MCMD上指定寫入指令。此外，在資料區欄位DAREA及位址欄位Add上也指定所希望的位址的範圍。此時，記憶體裝置2_1的資料區欄位DAREA所指定的位址範圍的資料，經由第2系統匯流排SBUS2及記憶體裝置2_2内的第3資料匯流排33D，被供給到寫入記憶體裝置2_2内的控制電路CNT2，被寫入（複製）位址欄位Add所指定的記憶體裝置2_2的位址的範圍。進一步，記憶體裝置2_1的資料區欄位DAREA所指定的位址的範圍的資料經由第2系統匯流排SBUS2被寫入（複製）系統記憶體SMEM1的位址欄位Add所指定的位址的範圍。此時，轉送來源記憶體指定欄位SOMEM，由於已知是主側半導體裝置1_1的記憶體裝置2_1，可以省略對轉送來源記憶體指定欄位SOMEM的指定。
此外，若是在轉送目的記憶體指定欄位DSMEM上指定記憶體裝置2_2、･･、2_n、系統記憶體SMEM1、SMEM2、･･、SMEMn，記憶體裝置2_1的資料區欄位DAREA所指定的位址的範圍的資料，會被寫入記憶體裝置2_1以外的全記憶體裝置（2_2、･･、2_n）及全系統記憶體（SMEM1、SMEM2、･･、SMEMn）。
指定例5）單一寫入3（系統記憶體SMEM1-＞記憶體裝置2_1）： 在轉送目的記憶體指定欄位DSMEM上指定記憶體裝置2_1，在轉送來源記憶體指定欄位SOMEM上指定系統記憶體SMEM1，在記憶體指令欄位MCMD上指定讀出指令。而且，在資料區欄位DAREA及位址欄位Add上也指定所希望的位址的範圍。此時，系統記憶體SMEM1的資料區欄位DAREA所指定的位址的範圍的資料，會經由第2系統匯流排SBUS2及記憶體裝置2_1内的第3資料匯流排33D，被供給到記憶體裝置2_1内的控制電路CNT2，被寫入（複製）位址欄位Add所指定的記憶體裝置2_1的位址的範圍。
指定例6）多重寫入3（系統記憶體SMEM1-＞記憶體裝置2_1，2_2）： 在轉送目的記憶體指定欄位DSMEM上指定記憶體裝置2_1，2_2，在轉送來源記憶體指定欄位SOMEM上指定系統記憶體SMEM1，在記憶體指令欄位MCMD上指定讀出指令。而且，在資料區欄位DAREA及位址欄位Add上也指定所希望的位址的範圍。此時，系統記憶體SMEM1的資料區欄位DAREA所指定的位址的範圍的資料，會經由第2系統匯流排SBUS2及記憶體裝置2_1内的第3資料匯流排33D，被供給到記憶體裝置2_1内的控制電路CNT2，被寫入（複製）到位址欄位Add所指定的記憶體裝置2_1的位址的範圍。進一步，資料區欄位DAREA所指定的系統記憶體SMEM1的位址的範圍的資料會經由第2系統匯流排SBUS2及記憶體裝置2_2内的第3資料匯流排33D，被供給到記憶體裝置2_2内的控制電路CNT2，被寫入（複製）到位址欄位Add所指定的記憶體裝置2_2的位址的範圍。此外，若是在轉送目的記憶體指定欄位DSMEM上指定所有的記憶體裝置2_1、2_2、･･、2_n，系統記憶體SMEM1的資料區欄位DAREA所指定的位址的範圍的資料會被寫入位址欄位Add所指定的所有的記憶體裝置2_1、2_2、･･、2_n的位址的範圍。
若是應用以上的記載來指定上述的格式，因為容易被相關業者理解，可以省略所有的事例的說明。藉著使用上述一般的格式，如上述1）-6）所描述一般地，可以使用第2系統匯流排SBUS2。因此，可以不需要限制資料處理裝置對第2匯流排及第1系統匯流排SBUS1的利用，而使用第3匯流排及第2系統匯流排SBUS2，來管理（複寫及一貫性管理）系統記憶體SMEM1、SMEM2、･･、SMEMn的内容及半導體裝置1_1、1_2、･･、1_n内的記憶體裝置2_1、2_2、･･、2_n的内容。
圖9是說明控制信號C1，C2的格式的其他例子的圖。圖9所示的格式與圖8所示的格式的不同是，在圖9的格式中，在記憶體機能控制欄位MCONT中，進一步追加了記憶體標籤資訊欄位TAG。在圖5所示的資料處理系統中，當所使用的記憶體裝置（2_1、2_2、･･、2_n、SMEM1、SMEM2、･･、SMEMn）包含DRAM，SRAM，快閃記憶體等不同種類的記憶體裝置時，對各個記憶體的指令不同。為了能夠識別，設置有記憶體標籤資訊欄位TAG。記憶體機能控制欄位MCONT對應到各個記憶體裝置，可以指定記憶體標籤資訊欄位TAG，記憶體指令欄位MCMD，忙碌通道資訊旗標欄位BUSYFLAG，及位址欄位Add。舉例來說，當複數DRAM，複數SRAM，複數快閃記憶體NVM/Flash等不同種類的記憶體裝置被混合使用在資料處理系統時，在記憶體機能控制欄位MCONT中，指定對應到各個DRAM的TAG，MCMD，BUSYFLAG及Add，對應到各個SRAM的TAG，MCMD，BUSYFLAG，及Add，對應到各個快閃記憶體的TAG，MCMD，BUSYFLAG，及Add。而且，當記憶體裝置（2_1、2_2、･･、2_n）分別是例如複數DRAM晶片，複數SRAM晶片，複數快閃記憶體晶片等混合搭載之堆疊記憶體時，同樣地，在記憶體機能控制欄位MCONT中，可以指定對應到各個DRAM晶片的TAG，MCMD，BUSYFLAG及Add，對應到各個SRAM晶片的TAG，MCMD，BUSYFLAG，及Add，及對應到各個快閃記憶體晶片的TAG，MCMD，BUSYFLAG，及Add。
藉由以上的方法，即使是在包含不同種類記憶體裝置之資料處理系統，也可以管理使用第2系統匯流排SBUS2的記憶體裝置的内容。
（記憶體裝置的變形例1） 圖10是說明圖7的記憶體裝置的變形例1的圖。圖10是說明設置快取記憶體cache來作為圖6所示的電路方塊CB時，圖7的記憶體裝置22的部分的構成例。其他的構成則是與圖7相同。快取記憶體cache設置在與選擇電路SEL1相連接的内部資料匯流排33Di與第3資料匯流排33D之間。快取記憶體cache使用記憶體裝置間的第2系統匯流排SBUS2來進行之資料轉送，例如記憶體裝置2_1與系統記憶體SMEM2之間的資料轉送，設置為可以使用區塊轉送。藉此，可以簡化資料管理程式。
（記憶體裝置的變形例2） 圖11是說明圖7的記憶體裝置的變形例2的圖。圖10中說明了設置了快取記憶體cache來作為圖6所示的電路方塊CB之構成例，在圖11中說明設置有演算電路AC來作為電路方塊CB的構成例。其他的構成則與圖7及圖10相同。可以進行單純演算之演算電路AC是設置在與選擇電路SEL1相連接的内部資料匯流排33Di與第3資料匯流排33D之間。藉由設置演算電路AC，可以對經由第2系統匯流排SBUS2及第3資料匯流排33D被輸入的資料，執行所希望的演算，來最佳化資料處理裝置的利用。舉例來說，在從感測器接收類比資訊來直接演算的資料處理裝置中，藉由設置演算電路AC，可以對類比資訊進行所希望的演算來將其轉換成所希望的數位形式資訊。藉此，可以提高資料處理裝置的資料處理的效率。
圖11說明通道分配的一個例子。在圖11中，通道1，3-16是被分配來做為資料處理裝置3_1的前景處理所使用的通道。另一方面，通道2是被非配來做為記憶體管理的通道。在此，相對於前景處理，通道2可以看成是背景處理時所使用的通道。當記憶體管理結束時，被分配在背景處理的通道2可以藉由資料處理裝置3_1的控制，改變成其他的通道，例如通道1。此外，通道2可以分配來作為前景處理的通道。資料處理裝置3_1在其作業系統（OS）中具有通道分配的機能。此一通道分配可以藉由資料處理裝置3_1從第4匯流排34對第2控制電路CNT2傳送通道要求資訊來實現。此時，從資料處理裝置3_1被傳送的通道要求資訊的優先度，在通道調停時需要設定成高優先度。
圖12是說明圖11的通道分配的其他的分配例子的圖。在圖12中，通道1-3被分配在背景處理，通道4-16被分配在前景處理。其他的構成與圖7及圖11相同。此一構成，可以使用在例如在通道1-3上寫入相同資料等的處理上。如同通道1-3一般，將複數個通道分配在背景處理時，例如可以在圖8的格式中，追加通道分配指定欄位，藉著在該通道分配指定欄位中指定複數個通道來實現。
（記憶體裝置的變形例3） 圖13是說明圖7的記憶體裝置的變形例3的圖。圖13是說明將圖3所示之1次快取記憶體L1及2次快取記憶體L2，以記憶體裝置2_1的通道1（L1）及通道2（L2）來實現時的模型構成例。1次快取記憶體（通道1（L1））及2次快取記憶體（通道2（L2））的快取控制電路CACHE_CONT，是配置在選擇電路SEL1與通道1（L1）及通道2（L2）的間。1次快取記憶體（通道1（L1））及2次快取記憶體（通道2（L2））的記憶内容的管理，可以利用第2系統匯流排SBUS2及第3資料匯流排33D來進行。
（資料處理系統的變形例1） 圖14是說明圖5的資料處理系統的變形例1的圖。在圖5中，將第1系統匯流排SBUS1與第2系統匯流排SBUS2連接到2埠記憶體的系統記憶體SMEM1、SMEM2、･･、SMEMn。在圖14中，系統記憶體SMEM1、SMEM2、･･、SMEMn分別是具有一個輸出入埠之單埠記憶體，並將該埠與第1系統匯流排SBUS1相連接。因此，在此例中，在第1系統匯流排SBUS1與第2系統匯流排SBUS2之間設置交叉開關CrossSW，使系統記憶體SMEM1、SMEM2、･･、SMEMn可以與第2系統匯流排SBUS2相連接。其他的構成則與圖5相同。
在以上的構成中，可以不使用第1系統匯流排SBUS1，而是使用第2系統匯流排SBUS2，來管理系統記憶體SMEM1、SMEM2、･･、SMEMn的内容及半導體裝置1_1、1_2、･･、1_n内的各記憶體裝置2_1、2_2、･･、2_n的内容。 ［實施例2］
圖15是說明實施例2中的半導體裝置的概念之方塊圖。在圖3的半導體裝置1中設置了1個資料處理裝置3及1個記憶體裝置2，在圖15的半導體裝置1a中則設置了1個資料處理裝置3及4個記憶體裝置（第1記憶體裝置，第2記憶體裝置，第3記憶體裝置及第4記憶體裝置）2-1，2-2，2-3，及2-4。因此，在圖15的半導體裝置1a中，設置有作為第2介面部IF2之4個複數第1外部端子61-1，61-2，61-3，及61-4。對應到各個記憶體裝置2-1，2-2，2-3，及2-4，與圖3相同地，分別設置有第1匯流排31，第3匯流排33，第4匯流排34及控制電路CNT。其他的構成與實施例1的圖3相同。此外，圖15的第1匯流排31，第3匯流排33，第4匯流排34及控制電路CNT因為是與圖6相同的構成，故省略其說明。
圖16是圖15的半導體裝置中的資料處理系統的構成圖。圖16的資料處理系統包含有複數的半導體裝置1a_1、1a_2、･･、1a-n。半導體裝置1a_1、1a_2、･･、1a-n分別對應到圖15的半導體裝置1a。半導體裝置1a_1具有與第2系統匯流排SBUS2相連接的複數第1外部端子61-1_1，61-2_1，61-3_1，及61-4_1。半導體裝置1a_1具有與第1系統匯流排SBUS1相連接之第2外部端子62_1。同樣地，半導體裝置1a_2、･･、1a-n也具有與第2系統匯流排SBUS2相連接之複數第1外部端子（61-1_2，61-2_2，61-3_2，及61-4_2、･･、61-1_n，61-2_n，61-3_n，及61-4_n）。同樣地，半導體裝置1a_2、･･、1a-n具有與第1系統匯流排SBUS1相連接之第2外部端子（62_2、･･、62_n）。系統記憶體SMEM1、SMEM2、･･、SMEMn與圖5同樣地分別是2埠的記憶體，一邊的埠與第1系統匯流排SBUS1相連接，其他的埠則與第2系統匯流排SBUS2相連接。
圖17是圖15的半導體裝置中的其他資料處理系統的構成圖。與圖16的資料處理系統不同的是，系統記憶體SMEM1、SMEM2、･･、SMEMn分別的輸出入埠是單埠，交叉開關CrossBar被設置在第1系統匯流排SBUS1與第2系統匯流排SBUS2之間。亦即，在圖14的資料處理系統中，使用了複數個圖15的半導體裝置1a。其他的構成則與圖16相同。
在以上的實施例2的構成中，不使用第1系統匯流排SBUS1，而是使用第2系統匯流排SBUS2，來管理系統記憶體SMEM1、SMEM2、･･、SMEMn的内容及半導體裝置1_1、1_2、･･、1_n内的各記憶體裝置2_1、2_2、･･、2_n的内容。 ［實施例3］
圖18是說明實施例3中的半導體裝置的變形例的方塊圖。圖15的半導體裝置1a與圖18的半導體裝置1b相異的部分是，在圖18的半導體裝置1b中設置有4個記憶體裝置（第1記憶體裝置，第2記憶體裝置，第3記憶體裝置，及第4記憶體裝置）2-1，2-2，2-3，及2-4，但是複數個第1外部端子61僅設置1個的地方。亦即，對應到4個的記憶體裝置2-1，2-2，2-3，及2-4，與圖15相同地，設置有第1匯流排31，第3匯流排33，第4匯流排34及控制電路CNT，分別的第3匯流排33是與共通第3匯流排33C相連接，共通第3匯流排33C是與複數個第1外部端子61相連接。此外，共通第3匯流排33C也可以如圖18上部的點線所示地，在半導體裝置1b内設置成環狀。
圖19是圖18的半導體裝置中的資料處理系統的構成圖。圖19的資料處理系統包含複數半導體裝置1b_1、1b_2、･･、1b-n。半導體裝置1b_1、1b_2、･･、1b-n分別對應到圖18的半導體裝置1b。半導體裝置1b_1具有與第2系統匯流排SBUS2相連接之第1外部端子61_1。半導體裝置1b_1也具有與第1系統匯流排SBUS1相連接之第2外部端子62_1。半導體裝置1b_2、･･、1b-n也同樣地具有與第2系統匯流排SBUS2相連接之複數第1外部端子（61_2、･･、61_n）。此外，半導體裝置1b_2、･･、1b-n也同樣地具有與第1系統匯流排SBUS1相連接之第2外部端子（62_2、･･、62_n）。系統記憶體SMEM1、SMEM2、･･、SMEMn與圖5相同樣，分別是2埠的記憶體，一邊的埠與第1系統匯流排SBUS1相連接，其他的埠則與第2系統匯流排SBUS2相連接。
圖20是圖18的半導體裝置中的其他資料處理系統的構成圖。與圖19的資料處理系統的不同是，系統記憶體SMEM1、SMEM2、･･、SMEMn的輸出入埠分別是單埠，交叉開關CrossBar被設置在第1系統匯流排SBUS1與第2系統匯流排SBUS2之間。亦即，在圖14的資料處理系統中，使用了複數個圖18的半導體裝置1b。其他的構成則與圖19相同。
在以上的實施例3的構成中，可以不使用第1系統匯流排SBUS1，而是使用第2系統匯流排SBUS2來管理系統記憶體SMEM1、SMEM2、･･、SMEMn的内容及半導體裝置1_1、1_2、･･、1_n内的各記憶體裝置2_1、2_2、･･、2_n的内容。 ［實施例4］
圖21是實施例4中的資料處理系統的構成圖。圖21是在圖5的資料處理系統中，追加了與第1系統匯流排SBUS1及第2系統匯流排SBUS2相連接之次系統記憶體SUSYSM的構成。次系統記憶體SUSYSM，相對於第2系統匯流排SBUS2，增加了1階層分享記憶體的階層，其設置的目的是為了將需要共通來分享的資料一體來管理。次系統記憶體SUSYSM，作為主記憶體，監視第1系統匯流排SBUS1，將並列化的資料處理裝置1_1、1_2、･･、1_n加以虛擬化，來控制資料平面。次系統記憶體SUSYSM包含有共用記憶體SHMEM，共用記憶體SHMEM內則貯存需要共通來分享的資料。而且，次系統記憶體SUSYSM具有將多核心化之資料處理系統的各記憶裝置2_1、2_2、･･、2_n的記憶體空間作為系統記憶容量來共有之共用記憶體SHMEM及對其進行控制的控制器。
藉由以上的構成，在多核心化的資料處理系統中，可以將各記憶裝置2_1、2_2、･･、2_n的記憶内容，可以在資料系統整體來進行一體化的控制。而且，也可以在進行資料處理裝置内的控制的同時，將分享記憶體的階層增加1個階層來加以階層化，可以分散資料轉送及處理的負荷。
（變形例） 以下，說明本發明中的變形例。在以下的說明中，將實施例1中說明之控制電路CNT（CNT_1、CNT_2、･･、CNT_n）所設置的部分作為變形例來加以說明。此外，也可以將圖6所說明的電路方塊CB（圖10中是快取記憶體cache，圖11中為演算電路）包含在控制電路CNT中。
（變形例1） 圖22是說明變形例1中的半導體裝置的構成例的圖。在實施例1的圖6中說明了在基礎晶片21中設置有控制電路CNT的構成的一例。在圖22的（a）所示的半導體裝置1c中，控制電路CNT並非設置在記憶體裝置2的基礎晶片21內，而是設置在資料處理裝置3内。舉例來說，這時可以將控制電路CNT的機能內含在資料處理裝置3中的記憶體控制器中。圖22的（b）的構成是將記憶體裝置2積載在資料處理裝置3的上面，也就是3次元封裝的半導體裝置1c的概念之剖面圖。
此種構成也可以得到與實施例1相同的效果。
（變形例2） 圖23是說明變形例2中的半導體裝置的構成例的圖。圖24是說明變形例2中的資料處理系統的構成例的圖。如圖24所示，在變形例2時，在圖21所說明的次系統記憶體SUSYSM中設置有控制電路CNT。此時，圖24中所示的半導體裝置1d-1、1d-2、･･、1d-n是圖23所示構成之資料處理裝置1d。在圖23所示的資料處理裝置1d中，如實施例1所示地，基礎晶片21内的控制電路CNT並非設置在資料處理裝置1d中，而是設置在次系統記憶體SUSYSM中。視情況也可以將包含第2控制電路CNT2及選擇電路SEL1的電路部分設置在次系統記憶體SUSYSM中。
此種構成也可以得到與實施例1同樣的效果。
（變形例3） 圖25是說明變形例3中的資料處理系統的構成例的圖。在圖24的變形例2中，是在次系統記憶體SUSYSM中設置有控制電路CNT。在變形例3中，並沒有設置包含控制電路CNT之次系統記憶體SUSYSM，而是在第1系統匯流排SBUS1與第2系統匯流排SBUS2之間連接控制電路CNT。資料處理裝置1d-1、1d-2、･･、1d-n則是使用變形例2所說明的圖23所示構成之資料處理裝置1d。而且視情況，包含第2控制電路CNT2及選擇電路SEL1的電路部分也可以設置在第1系統匯流排SBUS1與第2系統匯流排SBUS2之間。
此種構成也可以得到與實施例1同樣的效果。
（變形例4） 圖26是說明變形例4中的半導體裝置的構成例的圖。圖26的構成是將記憶體裝置2積載在資料處理裝置3上面，也就是3次元封裝的半導體裝置1e的概念之剖面圖。在圖22的變形例1中，說明在資料處理裝置3中設置了控制電路CNT的例子。在此例中，控制電路CNT，舉例來說，是設置在記憶體晶片224中。此外，控制電路CNT也可以設置在記憶體晶片221，222，223，224中的任一個憶體晶片上。或者，也可將控制電路CNT分散來設置在記憶體晶片221，222，223，224中。
此種構成也可以得到與實施例1同樣的效果。
以上是依據實施形態及實施例來具體地說明了本發明者所完成的發明，但是本發明並不會被限定在上記實施形態及實施例中，當然也可以有各種的變更。
1、1_1、1_2、･･、1_n‧‧‧半導體裝置2、2_1、2_2、･･、2_n‧‧‧記憶體裝置3‧‧‧資料處理裝置21‧‧‧基礎晶片（Base Die）22、221、222、223、224‧‧‧半導體記憶體晶片23‧‧‧連接構造（TVS及金屬電極）4‧‧‧第1基板（矽中介層）5‧‧‧第2基板6‧‧‧外部端子（複數的球狀電極）7‧‧‧罩蓋61‧‧‧第1外部端子62‧‧‧第2外部端子IF1‧‧‧第1介面部IF2‧‧‧第2介面部SBUS1‧‧‧第1系統匯流排SBUS2‧‧‧第2系統匯流排（輔助匯流排，擴張匯流排）31‧‧‧第1匯流排（第1信號路徑）32‧‧‧第2匯流排（第2信號路徑）33‧‧‧第3匯流排（第3信號路徑）34‧‧‧第4匯流排（第4信號路徑）CPU/GPU‧‧‧處理器L1‧‧‧1次快取記憶體L2‧‧‧2次快取記憶體L3/LLC‧‧‧3次快取記憶體･最後級快取CB‧‧‧電路方塊CNT‧‧‧控制電路SMEM1、SMEM2、･･、SMEMn‧‧‧系統記憶體MTAG‧‧‧記憶體標籤欄位MCONT‧‧‧記憶體機能控制欄位DAREA‧‧‧資料區欄位DSMEM‧‧‧轉送目的記憶體指定欄位SOMEM‧‧‧轉送來源記憶體指定欄位MCMD‧‧‧記憶體指令欄位Add‧‧‧位址欄位BUSYFLAG‧‧‧忙碌通道資訊旗標欄位TAG‧‧‧記憶體標籤資訊欄位cache‧‧‧快取記憶體AC‧‧‧演算電路
【圖1】實施例1中的半導體裝置的概念的剖面圖。 【圖2】圖1的半導體裝置的一部的放大圖。 【圖3】說明實施例1中的半導體裝置的概念之方塊圖。 【圖4】說明比較例中的半導體裝置的概念之方塊圖。 【圖5】說明實施例1中的資料處理系統的概念之構成圖。 【圖6】實施例1中的記憶體裝置的方塊圖。 【圖7】說明實施例1中的控制電路的動作的概念圖。 【圖8】說明控制信號C1，C2的格式的一個例子的圖。 【圖9】說明控制信號C1，C2的格式的其他例子的圖。 【圖10】說明圖7的記憶體裝置的變形例1的圖。 【圖11】說明圖7的記憶體裝置的變形例2的圖。 【圖12】說明圖11的通道分配的其他分配例子的圖。 【圖13】說明圖7的記憶體裝置的變形例3的圖。 【圖14】說明圖5的資料處理系統的變形例1的圖。 【圖15】說明實施例2中的半導體裝置的概念之方塊圖。 【圖16】圖15的半導體裝置中的資料處理系統的構成圖。 【圖17】圖15的半導體裝置中的其他資料處理系統的構成圖。 【圖18】說明實施例3中的半導體裝置的變形例的方塊圖。 【圖19】圖18的半導體裝置中的資料處理系統的構成圖。 【圖20】圖18的半導體裝置中的其他資料處理系統的構成圖。 【圖21】實施例4中的資料處理系統的構成圖。 【圖22】（a）～（b）說明變形例1中的半導體裝置的構成例的圖。 【圖23】說明變形例2中的半導體裝置的構成例的圖。 【圖24】說明變形例2中的資料處理系統的構成例的圖。 【圖25】說明變形例3中的資料處理系統的構成例的圖。 【圖26】說明變形例4中的半導體裝置的構成例的圖。
1‧‧‧半導體裝置
2‧‧‧記憶體裝置
3‧‧‧資料處理裝置
61‧‧‧第1外部端子
62‧‧‧第2外部端子
IF1‧‧‧第1介面部
IF2‧‧‧第2介面部
31‧‧‧第1匯流排(第1信號路徑)
32‧‧‧第2匯流排(第2信號路徑)
33‧‧‧第3匯流排(第3信號路徑)
34‧‧‧第4匯流排(第4信號路徑)
CNT‧‧‧控制電路
CPU/GPU‧‧‧處理器
L1‧‧‧1次快取記憶體
L2‧‧‧2次快取記憶體
L3/LLC‧‧‧3次快取記憶體．最後級快取

Claims (20)

  1. 一種半導體裝置，具有：資料處理裝置；記憶體裝置；控制電路，具有該記憶體裝置的管理機能；第1基板，連接至該資料處理裝置及該記憶體裝置；第2基板，連接至該第1基板且用作覆蓋該資料處理裝置及該記憶體裝置的一封裝的電路基板，該第2基板包含第1外部端子及第2外部端子；第1匯流排，將該資料處理裝置與該記憶體裝置之間加以連接，該控制電路係與該第1匯流排相連接；第2匯流排，將該資料處理裝置與該第2外部端子之間加以連接；及第3匯流排，將該控制電路與該第1外部端子之間加以連接；其中，該記憶體裝置包含：1)第1存取路徑，經由該第1匯流排執行讀出及寫入，俾以在不經過該控制電路的情況下自該資料處理裝置執行讀出及寫入；及2)第2存取路徑，經由第3匯流排、該控制電路、及該第1匯流排執行讀出及寫入，俾以在經由該控制電路而不經過該資料處理裝置的情況下，自該第1外部端子執行讀出及寫入。
  2. 如申請專利範圍第1項的半導體裝置，其中，該資料處理裝置包含中央處理裝置及快取記憶體。
  3. 如申請專利範圍第2項的半導體裝置，其中，該記憶體裝置包含： 基礎晶片，包括第1介面部及第2介面部；及半導體記憶體，搭載在該基礎晶片之上；該控制電路設置在該基礎晶片之中，其中該第1匯流排係設置在該第1介面部與該資料處理裝置之間，且其中該第3匯流排係設置在該第2介面部與該第1外部端子之間。
  4. 如申請專利範圍第3項的半導體裝置，其中，該半導體記憶體包含堆疊的複數半導體記憶體晶片。
  5. 如申請專利範圍第3項的半導體裝置，其中，該記憶體裝置包含：第1記憶體裝置、第2記憶體裝置、第3記憶體裝置、及第4記憶體裝置，該第1外部端子包含：與該第1記憶體裝置相連接之第1端子；與該第2記憶體裝置相連接之第2端子；與該第3記憶體裝置相連接之第3端子；及與該第4記憶體裝置相連接之第4端子。
  6. 如申請專利範圍第3項的半導體裝置，其中，該記憶體裝置包含：第1記憶體裝置、第2記憶體裝置、第3記憶體裝置、及第4記憶體裝置，該第1記憶體裝置、該第2記憶體裝置、該第3記憶體裝置、及該第4記憶體裝置分別經由該第3匯流排與該第1外部端子相連接。
  7. 如申請專利範圍第1項的半導體裝置，其中該記憶體裝置包含一基礎晶片，其包括第1介面部及第2介面部， 其中該控制電路設置在該基礎晶片之中，其中該第1匯流排係設置在該第1介面部與該資料處理裝置之間，且其中該第3匯流排係設置在該第2介面部與該第1外部端子之間。
  8. 一種資料處理系統，包含：系統匯流排；輔助匯流排；系統記憶體，與該系統匯流排及該輔助匯流排相連接；複數的半導體裝置，與該系統匯流排及該輔助匯流排相連接，且分別包含：資料處理裝置；記憶體裝置；控制電路，具有該記憶體裝置的管理機能；第1基板，連接至該資料處理裝置及該記憶體裝置；第2基板，連接至該第1基板且用作覆蓋該資料處理裝置及該記憶體裝置的一封裝的電路基板，該第2基板包含第1外部端子及第2外部端子；第1匯流排，被連接在該資料處理裝置與該記憶體裝置之間，該控制電路係與該第1匯流排相連接；第2匯流排，被連接在該資料處理裝置與該第2外部端子之間；及第3匯流排，被連接在控制電路與該第1外部端子之間，其中，該記憶體裝置包含：1)第1存取路徑，經由該第1匯流排執行讀出及寫入，俾以在不經過該控制電路的情況下自該資料處理裝置執行讀出及寫入；及2)第2存取路徑，經由第3匯流排、該控制電路、及該第1匯流排執行讀出及寫入，俾以在經由該控制電路而不經過該資料處理裝置的情況下，自該第1外部端子執行讀出及寫入， 其中，該複數的半導體裝置各者的該第1外部端子係與輔助匯流排相連接；且其中，該複數的半導體裝置各者的該第2外部端子係與系統匯流排相連接。
  9. 如申請專利範圍第8項的資料處理系統，其中，該控制電路被分別設置在該複數的半導體裝置內。
  10. 如申請專利範圍第9項的資料處理系統，其中，該控制電路，與該第1匯流排及該第3匯流排相連接。
  11. 如申請專利範圍第10項的資料處理系統，其中，該記憶體裝置包含：基礎晶片；及半導體記憶體，搭載在該基礎晶片之上；該控制電路設置在該基礎晶片之中。
  12. 如申請專利範圍第11項的資料處理系統，其中，該半導體記憶體包含堆疊之複數半導體記憶體晶片。
  13. 如申請專利範圍第11項的資料處理系統，其中，該記憶體裝置包含：第1記憶體裝置、第2記憶體裝置、第3記憶體裝置、及第4記憶體裝置， 該第1外部端子包含：與該第1記憶體裝置相連接之第1端子、與該第2記憶體裝置相連接之第2端子、與該第3記憶體裝置相連接之第3端子、及與該第4記憶體裝置相連接之第4端子。
  14. 如申請專利範圍第11項的資料處理系統，其中，該記憶體裝置包含：第1記憶體裝置、第2記憶體裝置、第3記憶體裝置、及第4記憶體裝置，該第1記憶體裝置、該第2記憶體裝置、該第3記憶體裝置置、及該第4記憶體裝置分別經由該第3匯流排與該第1外部端子相連接。
  15. 如申請專利範圍第8項的資料處理系統，其中，該控制電路被設置在該系統匯流排與該輔助匯流排之間。
  16. 如申請專利範圍第8項的資料處理系統，更包含：連接在該系統匯流排與該輔助匯流排之間的次系統記憶體。
  17. 如申請專利範圍第16項的資料處理系統，其中，該控制電路設置在該次系統記憶體內。
  18. 如申請專利範圍第8項的資料處理系統，其中該記憶體裝置包含一基礎晶片，其包括第1介面部及第2介面部。
  19. 如申請專利範圍第18項的資料處理系統，其中該第1匯流排係設置在該第1介面部與該資料處理裝置之間。
  20. 如申請專利範圍第19項的資料處理系統，其中該第3匯流排係設置在該第2介面部與該第1外部端子之間。
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