JP2014016867A - メモリシステム - Google Patents

Abstract

【課題】信号の波形品質を改善可能にしたメモリシステムを提供する。
【解決手段】複数の第１の外部端子を備えたコントローラと、複数の第２の外部端子を備えたメモリチップと、複数の第１および第２の外部端子をそれぞれ接続する複数の配線を含む配線基板と、を有する。複数の配線は、複数の第１の外部端子の第１の順番に沿って配列され、かつ複数の第１の外部端子とそれぞれ接続する第１の部分と、複数の第２の外部端子の第１の順番とは異なる第２の順番に沿って配列され、かつ複数の第２の外部端子とそれぞれ接続する第２の部分と、を有する。そして、第１の部分における複数の配線の順番が第２の順番と一致するように、第１の部分および第２の部分を互いの順番を並び替えて接続する並び替え部が設けられている。
【選択図】図１

Description

本発明は、メモリチップおよびコントローラチップを含むメモリシステムに関する。

複数の半導体チップが基板上に積層された半導体パッケージの一例が特許文献１に開示されている。また、複数のメモリチップが基板に搭載されたメモリモジュールが知られている。高速動作を可能としたメモリモジュールでは、コマンド（ＣＭＤ）信号を伝送するための配線およびアドレス（ＡＤＤ）信号を伝送するための配線には、波形品質を確保するため、Ｆｌｙ−ｂｙトポロジーが適用されている。

複数のメモリチップが設けられているが、メモリモジュールを使用しないシステムにおいても、メモリモジュールと同様に、複数のメモリチップにＦｌｙ−ｂｙトポロジーを採用することがある。例えば、複数のメモリチップとコントローラとが直接にシステム基板に実装され、これらのメモリチップがコントローラと接続された構成のメモリシステムに、Ｆｌｙ−ｂｙトポロジーが採用されている。

図１１は関連するメモリシステムの一構成例を示す外観図である。

図１１に示すメモリシステムは、メモリチップ１００−１〜１００−ｎ（ｎは２以上の整数）と、メモリチップ１００−１〜１００−ｎを制御するコントローラ１２０と、コントローラ１２０およびメモリチップ１００−１〜１００−ｎが搭載された配線基板１１０とを有する。メモリチップ１００−１〜１００−ｎは、外部端子の役目を果たすボールが設けられたＢＧＡ（Ball Grid Array）等のメモリパッケージの構成である。

配線基板１１０には、複数の配線を有するバス１３１、１３５が設けられている。コントローラ１２０から伸びるバス１３１を介して、メモリチップ１００−１〜１００−ｎが直列に接続されている。バス１３１はメモリチップ１００−１〜１００−ｎを経由して終端抵抗１３０に達している。コントローラ１２０からバス１３１を介してメモリチップ１００−１〜１００−ｎに、ＣＭＤ信号、ＡＤＤ信号およびクロック（ＣＬＫ）信号が伝送される。

以下では、バス１３１を介してコントローラ１２０からメモリチップ１００−１〜１００−ｎに伝送される信号を、Ｆｌｙ−ｂｙ信号と称する。

また、メモリチップ１００−１〜１００−ｎのそれぞれはコントローラ１２０とバス１３５を介して接続されている。図１１に示すように、バス１３５に含まれる複数の配線がコントローラ１２０とメモリチップ１００−１〜１００−ｎの間に並列に設けられている。バス１３５を介して、コントローラ１２０とメモリチップ１００−ｋ（ｋは１からｎの任意の整数）との間で、データ（ＤＱ）信号、データマスク（ＤＭ）信号およびデータストローブ（ＤＱＳ）信号が送受信される。

バス１３５は、メモリチップ毎に異なる信号を、メモリチップ１００−１〜１００−ｎのそれぞれとコントローラチップ１２０との間で伝送するための信号線として機能する。バス１３１は、メモリチップ１００−１〜１００−ｎで共有される信号をメモリチップ間に伝送するための信号線として機能する。

以下では、バス１３１に含まれる複数の配線のそれぞれを「メイン配線」と称する。また、メモリチップ１００−１〜１００−ｎのそれぞれをバス１３１と接続するために、各メモリチップの外部端子と接続されるボールランドからバス１３１に伸びる配線を、「スタブ配線」と称する。

特開２００４−２８２０５８号公報

メモリモジュールの場合、メモリチップを搭載するための基板に、通常、８層基板などの多層基板が使用されることが多い。８層基板に設けられた８つの配線層のうち、４つの配線層がメイン配線に使用され、残りの４層が電源／ＧＮＤプレーンに使用される。Ｆｌｙ−ｂｙトポロジーのメイン配線は４つの配線層を使用してルーティングされている。

メモリモジュールは主にパーソナルコンピュータ等の装置で使用される。一方、ＴＶやブルーレイ・レコーダ等の装置では、メモリモジュールは使用されず、複数のメモリチップとコントローラとが直接にシステム基板に実装され、これらのメモリチップがコントローラと接続された構成のメモリシステムが使用される。

近年、このようなメモリシステムにおいても、信号処理の動作が高速化される傾向があり、高速動作するメモリを使用する場合、メモリモジュールと同様に、図１１を参照して説明したメモリシステムのように、Ｆｌｙ−ｂｙトポロジーが用いられる。図１１に示したメモリシステムでは、設計制約により、メイン配線からボールランドまでのスタブ配線が長くなり、Ｆｌｙ−ｂｙ信号の波形品質に影響を与え、システムが安定動作しないことがある。以下に、その内容を詳しく説明する。

図１１を参照して説明したメモリシステムでは、高速動作による高性能化と同時に、低コスト化が必須である。システムの低コスト化を実現するために、メモリモジュールで使用される８層基板よりも安価な４層基板が使用される。

図１２は図１１に示した配線基板が４層基板の場合の構成を説明するための断面図である。図１２に示すように、配線基板１１０は、トップ層ＴＬと、トップ層ＴＬ側から２番目の配線層となる第２層Ｌ２と、トップ層ＴＬ側から３番目の配線層となる第３層Ｌ３と、ボトム層ＢＬとを有する。これら４つの配線層は、一般的には、次のように役割が分担されている。

第２層Ｌ２および第３層Ｌ３は、信号線の特性インピーダンスの不連続による反射の影響をなくすために、電源／ＧＮＤプレーン層として使用される。トップ層ＴＬおよびボトム層ＢＬは、信号線をルーティングするための配線層として使用される。つまり、４層基板の場合、実質的には、信号線を２層の配線層でルーティングしなければならないという設計制約がある。

各種の信号線をトップ層ＴＬとボトム層ＢＬでルーティングすればよいが、メモリチップが実装されているトップ層ＴＬで、Ｆｌｙ−ｂｙ信号用のメイン配線をルーティングしようとすると、多数あるＦｌｙ−ｂｙ信号用のメイン配線が交差してしまう。そのため、大多数のＦｌｙ−ｂｙ信号用のメイン配線を、メモリチップが実装されていないボトム層ＢＬでルーティングする必要がある。そのルーティングの一例を説明する。

図１３は、図１１に示した配線基板において、メモリチップが搭載される部位に設けられるボールランドの配置を示す平面図である。

図１３では、配線基板１１０に配置されるメモリチップの外周となる四角形を実線で示している。ボールランドは、配線基板１１０において、メモリチップのボールに対応する位置に配置される。図１３では、説明のために、ボールランドの数を実際のメモリチップに設けられるボールの数よりも少なくし、ボールランドのサイズを実際のボールランドのサイズよりも大きく表している。図１３に示す２４個のボールランドに注目して説明する。

図１３において、メモリチップの長手方向を横方向と称し、その長手方向に垂直な方向を縦方向と称する。複数のボールランドについて、縦方向の並びを「列」と称し、横方向の並びを「行」と称する。そして、複数のボールランドのそれぞれを識別可能にするために、メモリチップの横方向に数字の１〜６を割り当て、メモリチップの縦方向にアルファベットのＡ〜Ｄを割り当て、各ボールランドの座標を「アルファベット（行）＋数字（列）」の組み合わせで表す。この座標を、ボールランドの符号に使用する。

例えば、図１３の左端および最上段のボールランドの符号は「Ａ１」となる。２４個のボールランドのうち、ボールランドＡ２〜Ａ５、Ｂ２〜Ｂ５、Ｃ２〜Ｃ５、Ｄ２〜Ｄ５がＦｌｙ−ｂｙ信号を伝送するためのボールランドであり、伝送される信号の種類が異なるものとする。また、Ｆｌｙ−ｂｙ信号を伝送するための複数の配線を区別するために、ボールランドの符号をそのまま配線名に使用する。例えば、ボールランドＡ２と接続される配線を「Ａ２配線」と称する。

図１４は図１１に示した配線基板のトップ層に設けられたスタブ配線のパターンを示す平面図である。図１５はボトム層に設けられたメイン配線のパターンを示す平面図である。

図１４には、２つのメモリチップ１００−１、１００−２の外周を実線で示し、これら２つのメモリチップのスタブ配線のパターンを示す。図１４では、他のメモリチップを表記することを省略している。図１４に示すように、メモリチップ１００−１、１００−２のボールランドＡ２〜Ａ５、Ｂ２〜Ｂ５、Ｃ２〜Ｃ５、Ｄ２〜Ｄ５のそれぞれからスタブ配線１４３がビア１４１に伸びている。

図１５に示すように、メイン配線１４５は、図１３に示したビア１４１の位置に対応して配置されている。図１５には、１６本のメイン配線１４５を示している。この１６本のメイン配線１４５が図１１に示したバス１３１に相当する。図１５に示すメイン配線１４５がビア１４１を介して図１３に示したスタブ配線１４３と接続されている。

図１５に示すように、メイン配線１４５の順番が、上から下へＡ２配線→Ａ３配線→Ａ４配線→・・・→Ｄ５配線となっている。この順番は、コントローラ２０のボール配置に対応している。このことを、図１６を参照して説明する。

図１６は、図１５に示すメイン配線とコントローラとの接続の仕方を示す図である。図１６では、メモリチップ１００−１〜１００−ｎのうち、メモリチップ１００−１、１００−２を図に示し、他のメモリチップを図に示すことを省略している。

図１６に示すように、メモリチップ１００−１側からの配線が接続部１２５を介してコントローラ２０側から伸びる配線と接続されている。コントローラ２０側の配線の順番は、コントローラ２０のボール配置に対応している。メモリチップ１００−１からのＡ２配線からＤ５配線までの各配線は、コントローラ１２０のボール配置と同じ配置順序で、コントローラ１２０と接続されている。

図１６に示すメモリシステムでは、配線基板１１０にルーティングされるＦｌｙ−ｂｙ信号の配線の並びは、コントローラ１２０のボール配置に大きく依存する。そのため、メイン配線１４５の並びは、メモリチップ１００−１〜１００−ｎのボール配置に割り当てられた信号の並びとは異なることが多い。

メイン配線１４５の並びをコントローラ１２０のボール配置に合わせようとすると、図１４に示したように、メイン配線１４５をビア１４１を介してボールランドに接続するスタブ配線１４３が長くなってしまう。その結果、Ｆｌｙ−ｂｙ信号の波形品質が悪化し、システム動作が不安定になることがある。

図１７Ａおよび図１７Ｂは、図１４に示したスタブ配線の場合のＦｌｙ−ｂｙ信号のシミュレーション波形を示す。図１７Ａはメモリチップ１００−ｋにおけるＦｌｙ−ｂｙ信号のシミュレーション波形であり、図１７Ｂはメモリチップ１００−（ｋ＋１）におけるＦｌｙ−ｂｙ信号のシミュレーション波形である。図１７Ａの破線部に示すように、リンギングが増加しているのがわかる。

本発明のメモリシステムは、
複数の第１の外部端子を備えたコントローラと、
前記複数の第１の外部端子とそれぞれ電気的に接続される複数の第２の外部端子を備えたメモリチップと、
前記コントローラおよび前記メモリチップが設けられ、前記複数の第１および第２の外部端子をそれぞれ接続する複数の配線を含む配線基板と、を有し、
前記複数の配線は、
前記複数の第１の外部端子から出力される信号の種類に対応した第１の順番に配列され、かつ、前記複数の第１の外部端子とそれぞれ接続する第１の部分と、
前記複数の第２の外部端子の前記第１の順番とは異なる第２の順番に沿って配列され、かつ、前記複数の第２の外部端子とそれぞれ接続する第２の部分と、を有し、
前記第１の部分における前記複数の配線の順番が前記第２の順番と一致するように、前記第１の部分および前記第２の部分を互いの順番を並び替えて接続する並び替え部が設けられたことを特徴とする。

本発明によれば、コントローラとメモリチップの間に設けられた並び替え部が、第１の部分の複数の配線の順番が第２の順番に一致するようにして第１の部分と第２の部分とを接続しているため、メモリチップに設けられた複数の第２の外部端子と接続される配線の配置をコントローラ側の第１の順番に対応させる必要がなく、その配線の長さが長くなることを抑制することが可能となる。

本発明によれば、信号をルーティングするための配線層の数に制限があっても、信号の波形品質を改善することができ、システムを安定動作させることができる。

第１の実施形態のメモリシステムの一構成例を示す外観図である。 第１の実施形態のメモリシステムの構成を説明するための図である。 図１に示した配線基板のトップ層に設けられたスタブ配線のパターンを示す平面図である。 図１に示した配線基板のボトム層に設けられたメイン配線のパターンを示す平面図である。 図３に示したスタブ配線の場合のＦｌｙ−ｂｙ信号のシミュレーション波形を示す図である。 図３に示したスタブ配線の場合のＦｌｙ−ｂｙ信号のシミュレーション波形を示す図である。 第２の実施形態のメモリシステムの一構成例を示すブロック図である。 第３の実施形態のメモリシステムのメモリチップの外部端子の配置を説明するための図である。 第３の実施形態における信号入れ替え回路の一構成例を示す回路図である。 第４の実施形態のメモリシステムの構成を説明するための図である。 第５の実施形態のメモリシステムのコントローラの構成を説明するための図である。 関連するメモリシステムの一構成例を示す外観図である。 図１１に示した配線基板が４層基板の場合の構成を説明するための断面図である。 図１１に示した配線基板に設けられたボールランドの配置を示す平面図である。 図１１に示した配線基板のトップ層に設けられたスタブ配線のパターンを示す平面図である。 図１１に示した配線基板のボトム層に設けられたメイン配線のパターンを示す平面図である。 図１５に示すメイン配線とコントローラとの接続の仕方を示す図である。 図１４に示したスタブ配線の場合のＦｌｙ−ｂｙ信号のシミュレーション波形を示す図である。 図１４に示したスタブ配線の場合のＦｌｙ−ｂｙ信号のシミュレーション波形を示す図である。

（第１の実施形態）
本実施形態のメモリシステムの構成を説明する。図１は本実施形態のメモリシステムの一構成例を示す外観図である。

図１に示すように、メモリシステムは、複数のメモリチップ１０−１〜１０−ｎ（ｎは２以上の整数）と、メモリチップ１０−１〜１０−ｎを制御するコントローラ２０と、コントローラ２０およびメモリチップ１０−１〜１０−ｎが搭載された配線基板５とを有する。配線基板５は４層基板である。

配線基板５には、複数の配線を有するバス３１、３５が設けられている。コントローラ２０から伸びるバス３１を介して、メモリチップ１０−１〜１０−ｎが直列に接続されている。バス３１はメモリチップ１０−１〜１０−ｎを経由して終端抵抗３０に達している。コントローラ２０からバス３１を介してメモリチップ１０−１〜１０−ｎに、ＣＭＤ信号、ＡＤＤ信号およびＣＬＫ信号等のＦｌｙ−ｂｙ信号が伝送される。

バス３５に含まれる複数の配線のそれぞれが、コントローラ２０とメモリチップのそれぞれとの間に並列に接続されている。バス３５を介して、コントローラ２０とメモリチップ１０−ｋ（ｋは１からｎの任意の整数）との間で、ＤＱ信号、ＤＭ信号およびＤＱＳ信号が送受信される。そして、本実施形態では、図１に示すように、バス３１の途中に、配線並び替え部４０が配線基板５に設けられている。

図２は本実施形態のメモリシステムの構成を説明するための図である。図２では、メモリチップ１０−１〜１０−ｎのうち、メモリチップ１０−１、１０−２のみを図に示し、他のメモリチップを図に示すことを省略している。

図２に示すように、コントローラ２０とメモリチップ１０−１との接続を中継する配線並び替え部４０が配線基板５に設けられている。

配線並び替え部４０は、メモリチップ１０−１側の配線と、コントローラ２０側の配線とをビア４１を介して接続する。メモリチップ１０−１から配線並び替え部４０に伸びる複数の配線を第１の部分と称し、コントローラ２０のボール（不図示）から配線並び替え部４０に伸びる複数の配線を第２の部分と称する。第１の部分は配線基板５のボトム層ＢＬに設けられ、第２の部分は配線基板５のトップ層ＴＬに設けられている。第１の部分の複数の配線の長手方向と第２の部分の複数の配線の長手方向が異なっている。

メモリチップ１０−１側の第１の部分では、図２に示すように、配線の順番がＡ２配線→Ｂ２配線→Ａ３配線→Ａ４配線→・・・→Ｄ５配線となっている。一方、コントローラ２０側の第２の部分では、図２に示すように、配線の順番がＡ２配線→Ａ３配線→Ａ４配線→・・・→Ｄ５配線となっており、第１の部位と対応していない。

第１の部分と第２の部分とで配線の順番が異なる構成に対して、本実施形態では、図２に示すように、配線並び替え部４０が、第１の部分と第２の部分とで同種の配線同士を、ビア４１を介して接続させている。ビア４１を設ける位置を調整することで、第１の部分の配線と第２の部分の配線との組み合わせを自由に行うことが可能となる。

第１の部分と第２の部分とで配線の順番が異なっていても、本実施形態では、コントローラ２０とメモリチップ１０−１との間に配線並び替え部４０を設けることで、同種の配線同士を接続可能にしている。第１の部分の配線の並びがコントローラ２０のボール配置と対応していない構成にした理由を、図３および図４を参照して説明する。

図３は図１に示した配線基板のトップ層を示す平面図である。

図３には、２つのメモリチップ１００−１、１００−２の外周を破線で示し、これら２つのメモリチップのスタブ配線のパターンを示す。図３では、他のメモリチップのスタブ配線を図に示すことを省略している。チップ内の黒丸印がボールランドの位置に相当し、ボールランドを区別するための符号は図１３に示した符号と同じとする。

図１３で説明したボールランドＡ２〜Ａ５、Ｂ２〜Ｂ５、Ｃ２〜Ｃ５、Ｄ２〜Ｄ５のそれぞれについて、図３に示すように各ボールランドにスタブ配線４３が接続されている。スタブ配線４３はビア４１と接続されている。図１４に示したスタブ配線１４３と比較すると、一部を除いて、ほとんどのスタブ配線４３の方がスタブ配線１４３よりも、配線長が短くなっている。

図４は図１に示した配線基板のボトム層に設けられたメイン配線のパターンを示す平面図である。図４に示すメイン配線は図３に示した部位に対応している。

図４に示すように、メイン配線４５は、図３に示したビア４１の位置に対応して配置されている。１６本のメイン配線４５が図１に示したバス３１に相当する。メイン配線４５がビア４１を介して図３に示したスタブ配線４３と接続されている。メイン配線４５の順番は、図４に示すように、Ａ２配線→Ｂ２配線→Ａ３配線→・・・→Ｄ５配線となっており、図１５に示す順番とは異なっている。

図１５に示した構成では、コントローラ２０のボール配置に対応してメイン配線１４５の順番が決められていたが、本実施形態では、スタブ配線４３の長さを図１４に示したスタブ配線１４３よりも短くすることを優先させている。そして、各スタブ配線４３に接続されるビア４１の位置にメイン配線４５を配置することで、メイン配線４５の順番が図１５に示した順番とは異なるものになっている。

なお、図４に示すメイン配線の順番は一例である。図４に示すように、メイン配線４５を３つのグループＡ〜Ｃに分類すると、同じグループ内であれば、ビア配置の変更でスタブ配線４３の長さが変わらない範囲で、メイン配線の順番を入れ替えてもよい。

次に、スタブ配線の長さを短くしたことによる効果を説明する。図５Ａおよび図５Ｂは図３に示したスタブ配線の場合のＦｌｙ−ｂｙ信号のシミュレーション波形を示す。

図５Ａはメモリチップ１０−ｋにおけるＦｌｙ−ｂｙ信号のシミュレーション波形であり、図５Ｂはメモリチップ１０−（ｋ＋１）におけるＦｌｙ−ｂｙ信号のシミュレーション波形である。図１７Ａおよび図１７Ｂの場合と比較すると、図５Ａおよび図５Ｂの方が、リンギングが減少していることがわかる。

本実施形態によれば、Ｆｌｙ−ｂｙ信号の種類に対応したメイン配線の順番を、メモリチップの外部端子に割り当てられた信号の並びに合わせることで、スタブ配線を短くしている。そして、コントローラとメモリチップとの間の基板エリアに、図１６に示した接続部とは異なるようにビアが配置された配線並び替え部が設けられている。この配線並び替え部によって、Ｆｌｙ−ｂｙ信号の種類に対応して、コントローラのボール配置の順番とメモリチップ側のメイン配線の順番とが一致するように、信号の入れ替えが可能となる。

スタブ配線の長さを、コントローラのボール配置に合わせる必要がなく、メモリチップの外部端子に合わせて短くすることが可能となる。その結果、スタブ配線の長さに起因する、Ｆｌｙ−ｂｙ信号の伝送の遅れが抑制される。上述したように、信号をルーティングするための配線層の数に制限のある、安価な４層基板を使用しても、図５Ａおよび図５Ｂに示したシミュレーション波形のように、信号の波形品質を改善することができ、システムを安定動作させることが可能となる。

また、４層基板では、ビア径がボールランドよりも大きくなることがある。この場合、ボトム層にルーティングされたメイン配線はボールランドとビアを介して接続されるが、ビア径が大きいと、ビア間のスペースを大きくとる必要がある。このような場合でも、本実施形態では、図１４に示したスタブ配線に比べて、スタブ配線が長くなることを抑制することが可能となる。

なお、本実施形態では、トップ層とボトム層で信号線をルーティングする場合で説明した。この場合に限らず、４層の割り当てを、トップ層とボトム層を電源／ＧＮＤプレーン層とし、第２層と第３層を信号線のルーティング用配線層とする場合にも本発明を適用することが可能であり、本実施形態と同様な効果を得ることができる。さらに、配線基板は４層基板に限定されるものではなく、６層基板や８層基板など、他の多層基板を用いる場合にも、本発明を適用することが可能であり、本実施形態と同様な効果を得ることができる。

（第２の実施形態）
第１の実施形態は、コントローラ２０からの信号配線を介して出力されるＦｌｙ−ｂｙ信号の並びが、図２に示すようにメモリチップに割り当てられた信号の並びとマッチングしていないが、Ｆｌｙ−ｂｙ信号の並びをメモリチップに入力される直前で入れ替えることを特徴とするものであった。

Ｆｌｙ−ｂｙトポロジーでは、コントローラから配線が引き出された直後に、シリーズ抵抗が配置されていることがある。このシリーズ抵抗は、複数の抵抗素子が１つのパッケージ内に収められたものがよく用いられている。４つの抵抗素子が１パッケージに収められているものは、４連抵抗と呼ばれている。

本実施形態は、このシリーズ抵抗と、信号入れ替え機能とを備えた半導体チップを設けた構成である。

図６は本実施形態のメモリシステムの一構成例を示すブロック図である。

図６に示すように、本実施形態のメモリシステムでは、図１６に示した接続部１２５とコントローラ２０との間に中継チップ２５が配線基板５に搭載されている。中継チップ２５は、第１の実施形態で説明した配線並び替え部４０を有する構成である。

本実施形態によれば、配線並び替え部４０を配線基板に予め形成しておく必要がなく、接続部１２５が設けられた配線基板に中継チップ２５を搭載することで、第１の実施形態と同様な効果が得られる。

（第３の実施形態）
本実施形態のメモリシステムは、信号入れ替えの機能がメモリチップに設けられた構成である。

本実施形態のメモリシステムでは、図１に示した構成において、バス３１に配線並び替え回路４０が設けられておらず、メモリチップ１０−１〜１０−ｎが第１の実施形態と異なる構成であることを除いて、第１の実施形態と同様な構成である。そのため、第１の実施形態と同様な構成についての詳細な説明を省略する。

図７は本実施形態のメモリシステムのメモリチップの外部端子の配置を説明するための図である。図７の上側の図は本実施形態のメモリチップの外部端子の配置を示し、図７の下側の図は図１３に示したボールランドの配置との違いを示している。

ここでは、説明のために、図７の上側の図において、縦方向をＹ軸方向とし、横方向をＸ軸方向とする。そして、Ｘ軸方向に列ｘ（ｘは１〜６のいずれかの整数）を割り当て、Ｙ軸方向に行ｙ（ｙは１〜４のいずれかの整数）を割り当て、外部端子の座標を（ｘ，ｙ）で表記する。

本実施形態のメモリチップ１０−１〜１０−ｎでは、図７に示すように、例えば、列２に注目すると、座標（２，１）→（２，４）の外部端子の符号がＤ２→Ｂ４→Ａ３→Ａ２となっている。図１３において、座標（２，１）→（２，４）に対応する箇所を見ると、ボールランドの符号がＤ２→Ｃ２→Ｂ２→Ａ２となっている。このように、列２において、メモリチップ１０−１〜１０−ｎの外部端子の配置が図１３の場合と異なっている。このことは、図７の下側の図を見てわかるように、列３〜５についても同様である。

各メモリチップの外部端子を図７に示す配置にし、それぞれの外部端子を図３に示したスタブ配線および図４に示したメイン配線に接続すると、図４に示したメイン配線４５の順番が図７の下側の図の右側に示す順番となる。この順番は図１５に示した順番と同じである。よって、メモリチップ１０−１とコントローラ２０との接続には、図６に示した接続部１２５が用いられる。

上述したように、外部端子の配置を図１３とは異なるようにすることを可能にするために、本実施形態では、メモリチップ１０−１〜１０−ｎに信号入れ替え回路が設けられている。

次に、その信号入れ替え回路の構成を説明する。

ここでは、説明を簡単にするために、２つの外部端子と２つの内部信号線との接続を切り替える場合で説明する。また、外部端子となる２つのパッドに入力される信号を、信号Ａおよび信号Ｂとする。

図８は本実施形態における信号入れ替え回路の一構成例を示す回路図である。メモリチップ１０−１〜１０−ｎのそれぞれは、図８に示すように、レシーバ５２ａ、５２ｂと、信号入れ替え回路５０と、内部信号線Ｓａ、Ｓｂとを有する。

レシーバ５２ａの入力端子は、信号Ａが入力されるパッド５１ａと接続されている。レシーバ５２ｂの入力端子は、信号Ｂが入力されるパッド５１ｂと接続されている。レシーバ５２ａ、５２ｂには、信号処理を同期して行うための内部クロック信号が入力される。

信号入れ替え回路５０は、レシーバ５２ａの出力端子と接続されるトランスファーゲート５３ａ、５４ｂと、レシーバ５２ｂの出力端子と接続されるトランスファーゲート５３ｂ、５４ａと、バッファ５５ａ、５５ｂとを有する。バッファ５５ａは、入力端子がトランスファーゲート５３ａ、５４ａと接続され、出力端子が内部信号線Ｓａと接続されている。バッファ５５ｂは、入力端子がトランスファーゲート５３ｂ、５４ｂと接続され、出力端子が内部信号線Ｓａと接続されている。

各トランスファーゲートのＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート電極には、Ｈｉｇｈレベル（Ｈレベル）またはＬｏｗレベル（Ｌレベル）の１ビットの切替信号が入力される。図８では、切替信号をＰＳおよびＰＳＢ（ＰＳの反転信号）で表す。ＰＳおよびＰＳＢに相当する信号は、メモリチップ内部に予め設けられたヒューズ等の素子を切断するか否かによって設定することが可能である。

次に、図８に示した信号入れ替え回路の動作を説明する。

はじめに、信号Ａおよび信号Ｂが入力されるタイミングで、ＰＳをＨレベルとし、ＰＳＢをＬレベルとした場合の動作を説明する。この場合、トランスファーゲート５３ａがオンになり、レシーバ５２ａの出力端子がトランスファーゲート５３ａおよびバッファ５５ａを介して内部信号線Ｓａと接続される。また、トランスファーゲート５３ｂがオンになり、レシーバ５２ｂの出力端子がトランスファーゲート５３ｂおよびバッファ５５ｂを介して内部信号線Ｓｂと接続される。

これにより、パッド５１ａが内部信号線Ｓａと接続され、信号Ａが内部信号線Ｓａに出力される。また、パッド５１ｂが内部信号線Ｓｂと接続され、信号Ｂが内部信号線Ｓｂに出力される。

一方、信号Ａおよび信号Ｂが入力されるタイミングで、ＰＳをＬレベルとし、ＰＳＢをＨレベルとした場合は、次のように動作する。この場合、トランスファーゲート５４ａがオンになり、レシーバ５２ｂの出力端子がトランスファーゲート５４ａおよびバッファ５５ａを介して内部信号線Ｓａと接続される。また、トランスファーゲート５４ｂがオンになり、レシーバ５２ａの出力端子がトランスファーゲート５４ｂおよびバッファ５５ｂを介して内部信号線Ｓｂと接続される。

これにより、パッド５１ａが内部信号線Ｓｂと接続され、信号Ａが内部信号線Ｓｂに出力される。また、パッド５１ｂが内部信号線Ｓａと接続され、信号Ｂが内部信号線Ｓａに出力される。

なお、本実施形態では、１ビットの切替信号で２つの入力と２つの出力を切り替える「２対２」の場合で説明したが、例えば、４対４、８対８等にすることも可能である。

図７の下側の図に示すような信号の入れ替えに合わせて、信号入れ替え回路５０に入力するＰＳおよびＰＳＢの信号を設定するためのヒューズ等の素子を予め切断しておく。そして、上述の信号入れ替え回路５０において、内部信号線Ｓａ、Ｓｂを図１３に示したＡ３〜Ａ５、Ｂ２〜Ｂ５、Ｃ２〜Ｃ５に対応する外部端子に当てはめ、パッド５１ａ、５１ｂを図７に示したＡ３〜Ａ５、Ｂ２〜Ｂ５、Ｃ２〜Ｃ５に当てはめることで、図７の下側の図に示すような信号の入れ替えが可能となる。

本実施形態によれば、メモリチップに信号の入れ替え機能を持たせることで、信号の入れ替えのための構成を配線基板に設ける必要がない。本実施形態においても、第１の実施形態と同様に、スタブ配線を短くすることができ、波形品質を確保することができる。

（第４の実施形態）
本実施形態のメモリシステムは、コントローラのボール配置をメモリチップの外部端子の順番に対応させた構成である。

本実施形態のメモリシステムでは、図１に示した構成において、バス３１に配線並び替え回路４０が設けられておらず、コントローラが第１の実施形態と異なる構成であることを除いて、第１の実施形態と同様な構成である。そのため、第１の実施形態と同様な構成についての詳細な説明を省略する。

図９は本実施形態のメモリシステムの構成を説明するための図である。図９では、メモリチップ１０−１とコントローラ２０ａとの接続の仕方を説明するための図であり、メモリチップ１０−２〜１０−ｎおよび終端抵抗３０を図に示すことを省略している。

図９に示すように、コントローラ２０ａのボール配置がメモリチップ１０−１から伸びるＡ２配線〜Ｄ５配線の順番に対応している。そのため、Ｆｌｙ−ｂｙ信号用の配線の順番を、途中で入れ替えることなく、メモリチップ１０−１と接続部１２５を介してコントローラ２０ａと接続することが可能となる。

本実施形態では、コントローラ２０ａのボール配置がメモリチップの外部端子の順番にマッチングするように設定されている。そのため、本実施形態においても、第１の実施形態と同様な効果が得られる。

（第５の実施形態）
本実施形態のメモリシステムは、信号入れ替えの機能がコントローラに設けられた構成である。

本実施形態のメモリシステムでは、図１に示した構成において、バス３１に配線並び替え回路４０が設けられておらず、コントローラ２０が第１の実施形態と異なる構成であることを除いて、第１の実施形態と同様な構成である。そのため、第１の実施形態と同様な構成についての詳細な説明を省略する。

本実施形態におけるメモリコントローラは、図８を参照して説明した信号入れ替え回路５０を有し、ボール配置が第４の実施形態で説明した配置と同様な構成である。なお、信号入れ替え回路５０についての詳細な説明を省略する。

図１０はコントローラのボール配置を模式的に示す図である。図１０の上側の図は第１の実施形態におけるコントローラ２０のボール配置を示し、図１０の下側の図は本実施形態におけるコントローラ２０ｂのボール配置を示す。

図８に示した信号入れ替え回路５０がコントローラ２０ｂに設けられ、信号入れ替え回路５０における内部信号線をコントローラ２０ａのボールとし、信号入れ替え回路５０におけるパッドを図１０に示すコントローラ２０ｂのボールとした構成になっている。この構成により、図１０の下側の図に示すように、コントローラ２０ｂのボールの順番が図９に示したコントローラ２０ａのボールの順番と同じになる。

本実施形態では、コントローラが信号入れ替え機能を備えることで、コントローラのボール配置が第４の実施形態と同様な配置になっている。信号入れ替え機能によってコントローラから引き出される配線の順番をメモリチップのボール配置にマッチングさせることが可能となる。よって、本実施形態においても、第１の実施形態と同様な効果を得ることができる。

５ 配線基板
１０−１〜１０−ｎ メモリチップ
２０、２０ａ、２０ｂ コントローラ
３０ 終端抵抗
３１、３５ バス
４０ 配線並び替え部

Claims (6)

1. 複数の第１の外部端子を備えたコントローラと、
   前記複数の第１の外部端子とそれぞれ電気的に接続される複数の第２の外部端子を備えたメモリチップと、
   前記コントローラおよび前記メモリチップが設けられ、前記複数の第１および第２の外部端子をそれぞれ接続する複数の配線を含む配線基板と、を有し、
   前記複数の配線は、
   前記複数の第１の外部端子から出力される信号の種類に対応した第１の順番に配列され、かつ、前記複数の第１の外部端子とそれぞれ接続する第１の部分と、
   前記複数の第２の外部端子の前記第１の順番とは異なる第２の順番に沿って配列され、かつ、前記複数の第２の外部端子とそれぞれ接続する第２の部分と、を有し、
   前記第１の部分における前記複数の配線の順番が前記第２の順番と一致するように、前記第１の部分および前記第２の部分を互いの順番を並び替えて接続する並び替え部が設けられたことを特徴とするメモリシステム。
2. 請求項１記載のメモリシステムにおいて、
   前記第１の部分における前記複数の配線の長手方向と前記第２の部分における前記複数の配線の長手方向とが異なる、メモリシステム。
3. 請求項１または２記載のメモリシステムにおいて、
   前記並び替え部が前記配線基板に設けられている、メモリシステム。
4. 請求項１記載のメモリシステムにおいて、
   前記コントローラと前記メモリチップとの間に、前記並び替え部を含む半導体チップがさらに設けられている、メモリシステム。
5. 請求項１記載のメモリシステムにおいて、
   前記並び替え部が前記メモリチップに設けられている、メモリシステム。
6. 請求項１記載のメモリシステムにおいて、
   前記並び替え部が前記コントローラに設けられている、メモリシステム。

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