JPH04107846A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH04107846A
JPH04107846A JP2226034A JP22603490A JPH04107846A JP H04107846 A JPH04107846 A JP H04107846A JP 2226034 A JP2226034 A JP 2226034A JP 22603490 A JP22603490 A JP 22603490A JP H04107846 A JPH04107846 A JP H04107846A
Authority
JP
Japan
Prior art keywords
wafer
divided
substrate
chip elements
wire
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2226034A
Other languages
English (en)
Inventor
Katsuro Hiraiwa
克朗 平岩
Mitsuo Abe
光夫 阿部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2226034A priority Critical patent/JPH04107846A/ja
Publication of JPH04107846A publication Critical patent/JPH04107846A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/4813Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ウェハスケールで使用されるウェハ内で配線される半導
体装置に関し、 ワイヤ長が短かく、安定したチップエレメントの接続を
行うことを目的とし、 所定数のチップエレメントが形成されたウェハを、所定
数の電極が形成された基板上に搭載し、骸チップエレメ
ント間及び該電極との間でワイヤにより接続する半導体
装置において、前記ウェハを所定数に分割すると共に、
前記基板上で、該分割されたウェハの間に前記電極を設
け、該電極と前記チップエレメントがワイヤにより接続
されるように構成する。
〔産業上の利用分野〕
本発明は、ウェハスケールで使用されるウェハ内で配線
される半導体装置に関する。
近年、半導体デバイスの高密度実装が注目され、その一
つとしてウェハスケールの半導体装置の実用化が進んで
いる。そのため、ウェハ上のチップエレメント間を接続
する配線を確実にし、装置を安定に製造する必要がある
〔従来の技術〕
第3図に、従来のウェハスケールの半導体装置の概略図
を示す。第3図において、基板20上にウェハ21が搭
載されており、ウェハ21上には複数個のチップエレメ
ント22が形成されている。
このウェハ21上の各チップエレメント22は、図示し
ないがそれぞれ信号線により相互間で接続される。
そして、基板20側の電極パッド23より各列のチップ
エレメント22にワイヤ24により接続される。このチ
ップエレメント22へは、電極パッド23より両側から
各列の半分まで電源供給を行っている。これは、ワイヤ
24が断線した場合に、列全体のチップエレメント22
が動作不能となる事態を回避するためである。
〔発明が解決しようとする課題〕
ところで、チップエレメント22が一列に数多く配置さ
れていれば、当該列の先頭、後部はウェハ端に近く、電
極パッド23との接続に用いられるワイヤ24の長さは
短かくてよい。しかし、列目体がウェハ端に近く、チッ
プエレメント22の数が少なく配置される場合は、電極
パッド23との接続に用いられるワイヤ24は長くなる
。これにより、ワイヤ24間の短絡や、ワイヤ24の弛
みによる他のチップエレメント22間の短絡が生じると
いう問題がある。
また、ワイヤ24のボンディング作業において、ワイヤ
24が長くなるとワイヤボンダにおけるワイヤ供給が不
安定となり、ワイヤの付根部分で断線を生じ易い等、製
造上不安定であるという問題がある。
そこで、本発明は上記課題に鑑みなされたもので、ワイ
ヤ長が短かく、安定したチップエレメントの接続を行う
半導体装置を提供することを目的とする。
〔課題を解決するための手段〕
上記課題は、所定数のチップエレメントが形成されたウ
ェハを、所定数の電極が形成された基板上に搭載し、該
チップエレメント間及び該電極との間でワイヤにより接
続する半導体装置において、前記ウェハを所定数に分割
すると共に、前記基板上で、該分割されたウェハの間に
前記電極を設け、該電極を前記チップエレメントがワイ
ヤにより接続され、また、前記分割されたウェハ間のチ
ップエレメントを前記ワイヤにより接続するためのパッ
ドを、該分割近傍に設けることにより解決される。
〔作用〕
上述のように、ウェハを分割して、分割したウェハの間
に電極を設けている。そして、分割されたそれぞれのウ
ェハに形成されたチップエレメント間をワイヤにより接
続し、また、チップエレメントと電極をワイヤに接続す
る。これにより、チップエレメントと電極を接続するワ
イヤを短かくすることが可能となり、ワイヤによる短絡
、ワイヤの断線を回避して安定した配線接続が可能とな
る。
また、分割されたウェハの該分割近傍にパッドを設け、
該パッドで分割されたウェハ間のチップエレメントをワ
イヤにより接続する。これにより、より安定したチップ
エレメント間の接続を行うことが可能となる。
〔実施例〕
第1図に本発明の一実施例の構成図を示す。第1図の半
導体装置lにおいて、例えばガラスエポキシ等の基板2
上の略中心近傍には、電極であるリード3がワイヤ接続
を行う数に対応させて形成される。このリード3は、例
えば銅箔上に5μmのニッケルメッキ及び1μmの金メ
ツキを施したものである。
一方、チップエレメント4がウェハ5の形状に対応され
て複数個形成され、分割ウェハ5a。
5bに均等に2分割される。そして、分割ウェハ5a、
5bの間に、基板2上に形成されたリード3を設けて接
着剤で貼着されて搭載される。
ここで、分割ウェハ5a、5b上のそれぞれのチップエ
レメント4は、コントロール信号(例えばクロック信号
、コマンド信号)、入出力信号のための信号ライン(ワ
イヤ)6により信号リード(図示せず)間で接続される
と共に、分割ウェハ5a、5b間のチップエレメント4
相互間においても信号ライン(ワイヤ)7により接続さ
れる。
すなわち、ウェハを分割することにより生じる分割ウェ
ハ5a、5b間の信号の分断はワイヤ7により解消され
る。なお、接続は共に、超音波ホンディングにより行わ
れる。
一方、基板2上のリード3は、電源供給のための電極で
あり、基板2上に設けられる外部リード(図示せず)に
よって基板外の電気回路と電気的に導通される。このリ
ード3より左右のチップエレメント4にワイヤ8により
接続され、それぞれ列方向に順次接続される。すなわち
、リード3より個々のチップエレメント4に電源が供給
される。
ここで、ワイヤ8はアルミニウム線が用いられ、スキッ
プボンディングで超音波接続が行われる。
このように、チップエレメント4と基板2上のリード3
との電源系又は信号系の接続は、分割ウェハ5a、5b
の中間で行われる。これにより、ワイヤ長が短かくなり
、ワイヤの弛みや断線が回避でき、安定してワイヤ接続
をすることができる。
次に、第2図に第2の発明の一実施例のウェハ概略図を
示す。第2図のウェハ5は、分割前のものであり、ダイ
サでウェハを切断するためにシリコン(S i)を露出
させたスクライブライン10か形成される。すなわち、
このスクライブラインlOに沿って切断され、分割され
る。この分割近傍には、接続数に応じたパッド11がス
クライブライン10の両側にそれぞれ配設される。そし
て、スクライブライン10で切断されて2分割で基板2
上に搭載された場合、分割ウェハ5a、5bのパッド1
1上でワイヤによりボンディングが行われて接続され、
または基板2上の電気的に独立したターミナルリードを
介して接続が行われる。また、基板2上のリード又はパ
ターンとの接続においてもパッド11よりボンディング
等により接続が行われる。
これにより、分割されたウェハのチップエレメント間の
接続をより安定して行うことができる。
なお、上述の第1図及び第2図の実施例では、ウェハ形
状を円形として示したが、ウェハ周辺部のチップの存在
しない領域を裁断した形状のウェハを使用しても同様の
効果を有する。また、上述ではウェハを2分割した場合
を示したが、これに限らず2以上に分割しても同様の効
果を有する。
〔発明の効果〕
以上のように本発明によれば、ウェハスケールの半導体
装置でウェハを分割して、分割ウェハの間に電極を設け
、また、分割近傍にチップエレメントをワイヤにより接
続するためのパッドを設けることにより、チップエレメ
ント間及びチップエレメントと電極間を接続するワイヤ
長を短かくすることができると共に、ワイヤの弛みゃ断
線を回避して安定した接続を行うことができ、従って半
導体装置製造における歩留りを向丘させることができる
【図面の簡単な説明】
第1図は本発明の一実施例の構成図、 第2図は第2の発明の一実施例のウェハ概略図、第3図
は従来のウェハスケールの半導体装置の概略図である。 図において、 1は半導体装置、 2は基板、 3はリード(電極)、 4はチップエレメント、 5はウェハ、 5 a *  5 bは分割ウェハ、 6.7は信号ライン(ワイヤ) 8はワイヤ、 10はスクライブライン、 11はパッド を示す。

Claims (1)

  1. 【特許請求の範囲】 〔1〕所定数のチップエレメント(4)が形成されたウ
    ェハ(5)を、所定数の電極(3)が形成された基板(
    2)上に搭載し、該チップエレメント(4)間及び該電
    極(3)との間でワイヤ(6、7、8)により接続する
    半導体装置において、前記ウェハ(5)を所定数に分割
    すると共に、前記基板(2)上で、該分割されたウェハ (5a、5b)の間に前記電極(3)を設け、該電極(
    3)と前記チップエレメント(4)がワイヤ(8)によ
    り接続されることを特徴とする半導体装置。 〔2〕前記分割されたウェハ(5a、5b)間のチップ
    エレメント(4)を前記ワイヤ(7、8)により接続す
    るためのパッド(11)を、該分割近傍に所定数設ける
    ことを特徴とする請求項(1)記載の半導体装置。
JP2226034A 1990-08-27 1990-08-27 半導体装置 Pending JPH04107846A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2226034A JPH04107846A (ja) 1990-08-27 1990-08-27 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2226034A JPH04107846A (ja) 1990-08-27 1990-08-27 半導体装置

Publications (1)

Publication Number Publication Date
JPH04107846A true JPH04107846A (ja) 1992-04-09

Family

ID=16838739

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2226034A Pending JPH04107846A (ja) 1990-08-27 1990-08-27 半導体装置

Country Status (1)

Country Link
JP (1) JPH04107846A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7368374B2 (en) 2002-05-21 2008-05-06 Micron Technology Inc. Super high density module with integrated wafer level packages
JP2008235723A (ja) * 2007-03-22 2008-10-02 Zycube:Kk ウェハー構造体及びその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7368374B2 (en) 2002-05-21 2008-05-06 Micron Technology Inc. Super high density module with integrated wafer level packages
US8304894B2 (en) 2002-05-21 2012-11-06 Micron Technology, Inc. Super high-density module with integrated wafer level packages
US8698295B2 (en) 2002-05-21 2014-04-15 Micron Technology, Inc. Super high-density module with integrated wafer level packages
US7579681B2 (en) * 2002-06-11 2009-08-25 Micron Technology, Inc. Super high density module with integrated wafer level packages
JP2008235723A (ja) * 2007-03-22 2008-10-02 Zycube:Kk ウェハー構造体及びその製造方法

Similar Documents

Publication Publication Date Title
US5473514A (en) Semiconductor device having an interconnecting circuit board
JP2546195B2 (ja) 樹脂封止型半導体装置
US20020000652A1 (en) Board on chip ball grid array
US5399904A (en) Array type semiconductor device having insulating circuit board
JP2001156251A (ja) 半導体装置
JPS622628A (ja) 半導体装置
US5719748A (en) Semiconductor package with a bridge for chip area connection
JPH04107846A (ja) 半導体装置
JPH04129250A (ja) 薄型混成集積回路基板
JPS63136657A (ja) 両面実装電子回路ユニツト
JPH10125721A (ja) 半導体装置
JPH1140563A (ja) 半導体装置およびその電気特性変更方法
JPS629654A (ja) 集積回路装置実装パツケ−ジ
JP2990120B2 (ja) 半導体装置
JPH0496257A (ja) ピングリッドアレイ形半導体集積回路装置
KR100206975B1 (ko) 반도체 패키지
JP2000269376A (ja) 半導体装置
JP3194300B2 (ja) 半導体装置
JPH0750315A (ja) 半導体装置の実装方法
KR100402107B1 (ko) 솝 와이어 본딩방법
JPH0350842A (ja) 半導体装置
JP2643898B2 (ja) 樹脂封止型半導体装置およびその製造方法
JPH05259209A (ja) 半導体チップと配線基板との接続方法
JPH0637234A (ja) 半導体装置
JPH1027863A (ja) 半導体装置