JP2004158524A - 半導体素子および素子配線方法 - Google Patents
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Abstract
【課題】チップ内に電源配線を設けずに、チップ内のモジュールに電源を供給する。
【解決手段】シリコンインターポーザ基板５１は、インターポーザ側電源配線５３およびインターポーザ側電源配線５４を有するインターポーザ５２を備えている。チップ６１およびチップ６２には、チップ内の電源配線が形成されていないが、インターポーザ側電源配線５３およびインターポーザ側電源配線５４が、それぞれ、モジュール３１乃至モジュール３４のぞれぞれに電源を供給するバンプ１６の位置まで形成されている。従って、チップ内に電源配線を形成することなく、モジュール３１乃至モジュール３４は電源の供給を受ける。本発明は、シリコンインターポーザ基板を用いた半導体チップに適用できる。
【選択図】 図４
【解決手段】シリコンインターポーザ基板５１は、インターポーザ側電源配線５３およびインターポーザ側電源配線５４を有するインターポーザ５２を備えている。チップ６１およびチップ６２には、チップ内の電源配線が形成されていないが、インターポーザ側電源配線５３およびインターポーザ側電源配線５４が、それぞれ、モジュール３１乃至モジュール３４のぞれぞれに電源を供給するバンプ１６の位置まで形成されている。従って、チップ内に電源配線を形成することなく、モジュール３１乃至モジュール３４は電源の供給を受ける。本発明は、シリコンインターポーザ基板を用いた半導体チップに適用できる。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子および素子配線方法に関し、特に、チップ内モジュールへの電源供給のための配線が、インターポーザに設けられている半導体素子および素子配線方法に関する。
【０００２】
【従来の技術】
複数の半導体チップを、ビルドアップ基板やシリコン基板上に形成された配線を使って接続しながら１つのパッケージに集積化する技術（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋｇｅ：ＳＩＰ技術）が広く用いられている。
【０００３】
従来、集積回路において、二次基板の一方の能動基板上に形成された、スキューが最小となるようなクロック分配網を介して、クロック信号を一次基板に分配する技術がある（例えば、特許文献１）。
【０００４】
また、同一の半導体チップをフェイスアップまたはフェイスダウンのいずれの状態でも搭載できるインターポーザに関する技術がある（例えば、特許文献２）。
【０００５】
【特許文献１】
特開平１０−１０７０６５号公報
【０００６】
【特許文献２】
特開２００１−５３１８６号公報
【０００７】
また、半導体集積回路（ＩＣ）のなかで、素子数が１０００万乃至１０万程度のものであるＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）チップ内の電源供給は、供給元となるパッド部から、チップ内部の各モジュールにむけて、メタル配線で行われている。図１および図２を用いて、従来のＳＩＰ技術を用いた半導体パッケージの電源供給について説明する。
【０００８】
図１は、シリコンインターポーザ基板１に対する断面図であり、図２は、シリコンインターポーザ基板１において、チップ２２およびチップ２３が搭載されている側から見た平面図である。
【０００９】
シリコンインターポーザ基板１は、シリコンで構成されるシリコン基板１２と、シリコン基板１２上に構成され、電源や信号配線がプリントされるインターポーザ１１により形成されている。シリコンインターポーザ基板１には、チップ２１およびチップ２３の２つの半導体チップが、非導電性素材である樹脂封し２によってパッケージされている。
【００１０】
チップ２１およびチップ２３は、それぞれ、単体で機能する半導体チップである。チップ２１およびチップ２３は、複数のモジュールを有している。ここでは、図２に示されるように、チップ２１にモジュール３１およびモジュール３２が含まれ、チップ２３にモジュール３３およびモジュール３４が含まれているものとして説明する。
【００１１】
チップ２１およびチップ２３は、モジュール３１乃至モジュール２４に電源を供給するために、チップ２１はチップ側電源配線２２を、チップ２３はチップ側電源配線２４を、それぞれ設けている。チップ側電源配線２２およびチップ側電源配線２４は、それぞれ、パンブ１６を介して、インターポーザ側電源配線１３およびインターポーザ側電源配線１４と接続されている。
【００１２】
チップ側電源配線２２およびチップ側電源配線２４は、必要な電流供給能力からその配線幅が決められてしまう。すなわち、半導体製造プロセスの進化とともに、チップサイズの縮小が可能になったとしても、チップ内のモジュールへの電流供給量は変えられないか、むしろ、増える傾向にあるため、チップ側電源配線２２およびチップ側電源配線２４の配線幅は縮小できず、チップサイズ縮小の妨げとなっている。
【００１３】
チップ間配線１５は、チップ２１およびチップ２３を結ぶ配線であり、各種信号などを通信する配線である。シリコンインターポーザ基板１のパッド４−１およびパッド４−２は、外部端子であり、ワイヤ３−１およびワイヤ３−２を介して、外部と電気的に接続されている。
【００１４】
パンブ１６は、図１に示されるように、インターポーザ１１に設けられているインターポーザ側電源配線１３およびインターポーザ側電源配線１４、並びに、チップ間配線１５と、チップ２１に設けられているチップ側電源配線２２および図示しない信号線、並びに、チップ２３に設けられているチップ側電源配線２４および図示しない信号線とを、それぞれ接続する。
【００１５】
次に、シリコンインターポーザ基板１における、チップ２１のモジュール３１およびモジュール３２への電源供給、並びに、チップ２３のモジュール３３およびモジュール３４への電源供給について説明する。
【００１６】
ワイヤ３−１を介して、パッド４−１に外部から電源が供給される。インターポーザ１１に設けられた基板内配線であるインターポーザ側電源配線１３は、ワイヤ３−１およびパッド４−１を介して供給される電源を、パンブ１６を介して、チップ２１のチップ側電源配線２２に供給する。
【００１７】
チップ２１のチップ側電源配線２２は、供給された電源を、モジュール３１およびモジュール３２に供給する。
【００１８】
ワイヤ３−２を介して、パッド４−２に外部から電源が供給される。インターポーザ１１に設けられた基板内配線であるインターポーザ側電源配線１４は、ワイヤ３−２およびパッド４−２を介して供給される電源を、パンブ１６を介してチップ２３のチップ側電源配線２４に供給する。
【００１９】
チップ２３のチップ側電源配線２４は、供給された電源をモジュール３３およびモジュール３４に供給する。
【００２０】
【発明が解決しようとする課題】
上述したように、クロックのスキューを最小にしたり、同一の半導体チップをフェイスアップまたはフェイスダウンのいずれの状態でも搭載することにより、半導体集積の信頼性を高めることができるようになされている。
【００２１】
しかしながら、ＳＩＰ技術において、搭載されているチップの電源は、ワイヤやバンプを用いて、インターポーザから各搭載チップのＩ／Ｏパッドに供給され、それぞれのチップ内のモジュールには、チップ内に構成された配線によって供給されている。
【００２２】
近年のチップの消費電力の増加にともない、電源配線の幅を太くして電圧降下を抑制することや、ＥＭ（ｅｌｅｃｔｒｏ ｍｉｇｒａｔｉｏｎ）などの信頼性を強化する必要性が強まっている。その結果、従来の構成のようにチップ内に電源配線を有している場合、配線幅を太くするためにチップサイズが増加してしまったり、チップ内に電源専用メタル層を設ける必要が生じて、ＬＳＩプロセス工程が増加してしまう。
【００２３】
また、エリアバンプ技術として、チップ表面全体の任意の位置にバンプを形成し、そこから電源を供給する技術があるが、これは、あくまで、Ｉ／Ｏパッドの配置をチップの周辺からチップ全面に広げ、バンプの配置をアレー状とするか、または、等間隔とするものであるので、搭載チップ内には、従来同様の電源配線が存在する。従って、エリアバンプ技術は、チップの消費電力の増加にともなう電圧降下の抑制やＥＭ信頼性の向上のための、チップサイズの増加、あるいはＬＳＩプロセス工程増などの問題に対する顕著な効果を奏するものではない。
【００２４】
本発明はこのような状況に鑑みてなされたものであり、ＳＩＰ技術において、インターポーザ基板に積載されるチップ内の電源配線比率を削減することができるようにするものである。
【００２５】
【課題を解決するための手段】
本発明の半導体素子は、第１の電源配線を有する第１の基板と、独立で動作する少なくとも１つのモジュールを有する第２の基板と、第１の基板の第１の電源配線に、外部からの電源を供給する電源供給部とを備え、第２の基板は、第１の基板上に搭載され、第２の基板のモジュールのうち、少なくともひとつのモジュールは、第１の電源配線に対して垂直方向に形成された、第１の電源配線と電気的に接続されている電源供給路の一端と接続されることを特徴とする。
【００２６】
第１の基板には、第１の電源配線に対して垂直方向に形成された電源供給路が、第２の基板に搭載されたモジュールの数と同数以上構成されるものとするようにしてもよく、第２の基板に搭載された全てのモジュールには、それぞれ、第１の電源配線に対して垂直方向に形成された電源供給路の一端と接続させるようにしてもよい。
【００２７】
第１の基板には、複数の第２の基板が搭載されているものとするようにしてもよい。
【００２８】
第２の基板は、第１の電源配線と電気的に接続された第２の電源配線、および、少なくとも２つのモジュールを有するものとしてもよく、第２の基板のモジュールのうち、少なくとも１つのモジュールには、第２の基板の第２の電源配線を介して電源が供給されるものとしてもよい。
【００２９】
本発明の素子配線方法は、電源配線を有する第１の基板と、独立で動作する少なくとも１つのモジュールを有する第２の基板と、第１の基板の電源配線に、外部からの電源を供給する電源供給部とを備える半導体素子において、第２の基板は第１の基板上に搭載され、第２の基板のモジュールのうち、少なくともひとつのモジュールが、電源配線に対して垂直方向に形成された、電源配線と電気的に接続された電源供給路の一端と接続されるように、電源配線および電源供給路が構成されることを特徴とする。
【００３０】
本発明の半導体素子および素子配線方法においては、電源配線を有する第１の基板と、独立で動作する少なくとも１つのモジュールを有する第２の基板と、第１の基板の電源配線に、外部からの電源を供給する電源供給部が備えられ、第２の基板は第１の基板上に搭載され、第２の基板のモジュールのうち、少なくともひとつのモジュールが、第１の基板に構成された第１の電源配線から、第１の電源配線に対して垂直方向に形成された電源供給路の一端と接続されるように、電源配線および電源供給路が構成される。
【００３１】
【発明の実施の形態】
以下、図を参照して、本発明の実施の形態について説明する。
【００３２】
図３および図４は、本発明を適用した半導体パッケージの構成を示す図である。これらの図を用いて、シリコンインターポーザ基板５１上に搭載されたチップ６１およびチップ６２それぞれに対する電源供給について説明する。図３は、シリコンインターポーザ基板５１に対する断面図であり、図４は、シリコンインターポーザ基板５１において、チップ６１およびチップ６２が搭載されている側から見た平面図である。
【００３３】
なお、図４においては、インターポーザ５２におけるインターポーザ側電源配線５３およびインターポーザ側電源配線５４の形状が分かりやすいように、図中点線で記載したチップ６１およびチップ６２を透過させて、インターポーザ側電源配線５３およびインターポーザ側電源配線５４の形状を図示する。
【００３４】
なお、従来の場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【００３５】
すなわち、図３および図４のシリコンインターポーザ基板５１は、インターポーザ１１に代わって、図４に示されるようなインターポーザ側電源配線５３およびインターポーザ側電源配線５４を有するインターポーザ５２を備え、チップ２１およびチップ２３に代わって、チップ側電源配線２２またはチップ側電源配線２４のようなチップ内の電源配線が形成されていないチップ６１およびチップ６２が設けられている以外は、基本的に、図１および図２を用いて説明した、シリコンインターポーザ基板１と同様の構成を有するものである。
【００３６】
チップ６１およびチップ６２には、チップ側電源配線２２またはチップ側電源配線２４のようなチップ内の電源配線が形成されていないが、インターポーザ側電源配線５３およびインターポーザ側電源配線５４が、それぞれ、モジュール３１乃至モジュール３４のぞれぞれに電源を供給するバンプ１６の位置まで形成されている。バンプ１６は、インターポーザ側電源配線５３およびインターポーザ側電源配線５４に対して垂直方向の電源供給経路として機能している。従って、モジュール３１乃至モジュール３４は、インターポーザ側電源配線５３およびインターポーザ側電源配線５４に対して略平行に設けられるチップ内電源配線を介することなく、垂直方向の電源供給経路であるバンプ１６を介して、電源の供給を受ける。
【００３７】
次に、シリコンインターポーザ基板５１における、チップ６１のモジュール３１およびモジュール３２への電源供給、および、チップ６２のモジュール３３およびモジュール３４への電源供給について説明する。
【００３８】
ワイヤ３−１を介して、パッド４−１に、外部から電源が供給される。インターポーザ５２に設けられた基板内配線であるインターポーザ側電源配線５３は、ワイヤ３−１およびパッド４−１を介して供給される電源を、垂直方向の電源供給経路であるパンブ１６を介して、チップ６１のモジュール３１およびモジュール３２に供給する。
【００３９】
ワイヤ３−２を介して、パッド４−２に、外部から電源が供給される。インターポーザ５２に設けられた基板内配線であるインターポーザ側電源配線５４は、ワイヤ３−２およびパッド４−２を介して供給される電源を、垂直方向の電源供給経路であるパンブ１６を介して、チップ６２のモジュール３３およびモジュール３４に供給する。
【００４０】
すなわち、チップ６１およびチップ６２においては、チップ内に電源配線を形成しなくても、モジュール３１乃至モジュール３４のぞれぞれに、インターポーザ側電源配線５３およびインターポーザ側電源配線５４から直接、電源の供給を受けることができる。
【００４１】
なお、インターポーザ５２に形成されているインターポーザ側電源配線は、図４に示されるインターポーザ側電源配線５３のように、チップ６２に搭載されているモジュール３３およびモジュール３４に電源を供給するバンプ１６の位置を含む大きさの長方形、あるいは正方形状に形成されるようにしても良いし、インターポーザ側電源配線５２のように、チップ６１に搭載されているモジュール３１およびモジュール３２に電源を供給するそれぞれのバンプ１６に接続されるように、ある程度の配線幅を持って形成されるようにしても良い。
【００４２】
図３および図４を用いて説明した構成にすることにより、インターポーザ基板に搭載されるチップであるチップ６１およびチップ６２に、大きな領域を必要とする電源配線を設けることなく、チップ内の各モジュール（モジュール３１およびモジュール３２、並びに、モジュール３３およびモジュール３４）に電源を供給することができる。そのため、チップ６１およびチップ６２のチップサイズを縮小することが可能となり、コスト削減を行うことができる。また、インターポーザ側の電源配線であるインターポーザ側電源配線５３およびインターポーザ側電源配線５４は、インターポーザの性格上、配線の自由度が大きく、またプレーンとして作りこむこともできるため、電源として特性をよくすることができ、ノイズなどの影響を少なくすることが可能になる。
【００４３】
なお、シリコンインターポーザ基板５１に搭載されているチップ６１およびチップ６２の電源配線を、必要に応じて、最低限の幅で残しておき、インターポーザ５２側の配線であるインターポーザ側電源配線５３およびインターポーザ側電源配線５４と併用することも可能である。これにより、チップ６１およびチップ６２の電源配線のチップ内の面積比をできるだけ削減するようにすることができる。
【００４４】
以上説明したように、本発明を適用した半導体チップによれば、ＳＩＰ技術において、インターポーザ基板に積載されるチップ内の電源配線比率を削減することができるので、チップサイズが増加することなく、インターポーザ基板側の電源配線の幅を太くして、電圧降下を抑制することが可能であり、ＬＳＩプロセス工程を増加してチップ内に電源専用メタル層を設けることなく、ＥＭ信頼性を強化することが可能である。
【００４５】
【発明の効果】
このように、本発明によれば、チップ内のモジュールに電源を供給することができる。特に、インターポーザ側に電源供給線を構成して、チップ内には、電源供給線を設けることなく、インターポーザ側電源供給線から垂直方向に構成される電源供給路を介して、チップ内のモジュールに電源を供給することができるようにすることができる。
【図面の簡単な説明】
【図１】従来のＳＩＰ技術を用いた半導体パッケージの電源供給について説明するための断面図である。
【図２】従来のＳＩＰ技術を用いた半導体パッケージの電源供給について説明するための平面図である。
【図３】本発明を適用した半導体パッケージの電源供給について説明するための断面図である。
【図４】本発明を適用した半導体パッケージの電源供給について説明するための平面図である。
【符号の説明】
１６ バンプ， ３１乃至３４ モジュール， ５１ シリコンインターポーザ基板， ５２ インターポーザ， ５３，５４ インターポーザ側電源配線，
６１，６２ チップ
【発明の属する技術分野】
本発明は、半導体素子および素子配線方法に関し、特に、チップ内モジュールへの電源供給のための配線が、インターポーザに設けられている半導体素子および素子配線方法に関する。
【０００２】
【従来の技術】
複数の半導体チップを、ビルドアップ基板やシリコン基板上に形成された配線を使って接続しながら１つのパッケージに集積化する技術（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋｇｅ：ＳＩＰ技術）が広く用いられている。
【０００３】
従来、集積回路において、二次基板の一方の能動基板上に形成された、スキューが最小となるようなクロック分配網を介して、クロック信号を一次基板に分配する技術がある（例えば、特許文献１）。
【０００４】
また、同一の半導体チップをフェイスアップまたはフェイスダウンのいずれの状態でも搭載できるインターポーザに関する技術がある（例えば、特許文献２）。
【０００５】
【特許文献１】
特開平１０−１０７０６５号公報
【０００６】
【特許文献２】
特開２００１−５３１８６号公報
【０００７】
また、半導体集積回路（ＩＣ）のなかで、素子数が１０００万乃至１０万程度のものであるＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）チップ内の電源供給は、供給元となるパッド部から、チップ内部の各モジュールにむけて、メタル配線で行われている。図１および図２を用いて、従来のＳＩＰ技術を用いた半導体パッケージの電源供給について説明する。
【０００８】
図１は、シリコンインターポーザ基板１に対する断面図であり、図２は、シリコンインターポーザ基板１において、チップ２２およびチップ２３が搭載されている側から見た平面図である。
【０００９】
シリコンインターポーザ基板１は、シリコンで構成されるシリコン基板１２と、シリコン基板１２上に構成され、電源や信号配線がプリントされるインターポーザ１１により形成されている。シリコンインターポーザ基板１には、チップ２１およびチップ２３の２つの半導体チップが、非導電性素材である樹脂封し２によってパッケージされている。
【００１０】
チップ２１およびチップ２３は、それぞれ、単体で機能する半導体チップである。チップ２１およびチップ２３は、複数のモジュールを有している。ここでは、図２に示されるように、チップ２１にモジュール３１およびモジュール３２が含まれ、チップ２３にモジュール３３およびモジュール３４が含まれているものとして説明する。
【００１１】
チップ２１およびチップ２３は、モジュール３１乃至モジュール２４に電源を供給するために、チップ２１はチップ側電源配線２２を、チップ２３はチップ側電源配線２４を、それぞれ設けている。チップ側電源配線２２およびチップ側電源配線２４は、それぞれ、パンブ１６を介して、インターポーザ側電源配線１３およびインターポーザ側電源配線１４と接続されている。
【００１２】
チップ側電源配線２２およびチップ側電源配線２４は、必要な電流供給能力からその配線幅が決められてしまう。すなわち、半導体製造プロセスの進化とともに、チップサイズの縮小が可能になったとしても、チップ内のモジュールへの電流供給量は変えられないか、むしろ、増える傾向にあるため、チップ側電源配線２２およびチップ側電源配線２４の配線幅は縮小できず、チップサイズ縮小の妨げとなっている。
【００１３】
チップ間配線１５は、チップ２１およびチップ２３を結ぶ配線であり、各種信号などを通信する配線である。シリコンインターポーザ基板１のパッド４−１およびパッド４−２は、外部端子であり、ワイヤ３−１およびワイヤ３−２を介して、外部と電気的に接続されている。
【００１４】
パンブ１６は、図１に示されるように、インターポーザ１１に設けられているインターポーザ側電源配線１３およびインターポーザ側電源配線１４、並びに、チップ間配線１５と、チップ２１に設けられているチップ側電源配線２２および図示しない信号線、並びに、チップ２３に設けられているチップ側電源配線２４および図示しない信号線とを、それぞれ接続する。
【００１５】
次に、シリコンインターポーザ基板１における、チップ２１のモジュール３１およびモジュール３２への電源供給、並びに、チップ２３のモジュール３３およびモジュール３４への電源供給について説明する。
【００１６】
ワイヤ３−１を介して、パッド４−１に外部から電源が供給される。インターポーザ１１に設けられた基板内配線であるインターポーザ側電源配線１３は、ワイヤ３−１およびパッド４−１を介して供給される電源を、パンブ１６を介して、チップ２１のチップ側電源配線２２に供給する。
【００１７】
チップ２１のチップ側電源配線２２は、供給された電源を、モジュール３１およびモジュール３２に供給する。
【００１８】
ワイヤ３−２を介して、パッド４−２に外部から電源が供給される。インターポーザ１１に設けられた基板内配線であるインターポーザ側電源配線１４は、ワイヤ３−２およびパッド４−２を介して供給される電源を、パンブ１６を介してチップ２３のチップ側電源配線２４に供給する。
【００１９】
チップ２３のチップ側電源配線２４は、供給された電源をモジュール３３およびモジュール３４に供給する。
【００２０】
【発明が解決しようとする課題】
上述したように、クロックのスキューを最小にしたり、同一の半導体チップをフェイスアップまたはフェイスダウンのいずれの状態でも搭載することにより、半導体集積の信頼性を高めることができるようになされている。
【００２１】
しかしながら、ＳＩＰ技術において、搭載されているチップの電源は、ワイヤやバンプを用いて、インターポーザから各搭載チップのＩ／Ｏパッドに供給され、それぞれのチップ内のモジュールには、チップ内に構成された配線によって供給されている。
【００２２】
近年のチップの消費電力の増加にともない、電源配線の幅を太くして電圧降下を抑制することや、ＥＭ（ｅｌｅｃｔｒｏ ｍｉｇｒａｔｉｏｎ）などの信頼性を強化する必要性が強まっている。その結果、従来の構成のようにチップ内に電源配線を有している場合、配線幅を太くするためにチップサイズが増加してしまったり、チップ内に電源専用メタル層を設ける必要が生じて、ＬＳＩプロセス工程が増加してしまう。
【００２３】
また、エリアバンプ技術として、チップ表面全体の任意の位置にバンプを形成し、そこから電源を供給する技術があるが、これは、あくまで、Ｉ／Ｏパッドの配置をチップの周辺からチップ全面に広げ、バンプの配置をアレー状とするか、または、等間隔とするものであるので、搭載チップ内には、従来同様の電源配線が存在する。従って、エリアバンプ技術は、チップの消費電力の増加にともなう電圧降下の抑制やＥＭ信頼性の向上のための、チップサイズの増加、あるいはＬＳＩプロセス工程増などの問題に対する顕著な効果を奏するものではない。
【００２４】
本発明はこのような状況に鑑みてなされたものであり、ＳＩＰ技術において、インターポーザ基板に積載されるチップ内の電源配線比率を削減することができるようにするものである。
【００２５】
【課題を解決するための手段】
本発明の半導体素子は、第１の電源配線を有する第１の基板と、独立で動作する少なくとも１つのモジュールを有する第２の基板と、第１の基板の第１の電源配線に、外部からの電源を供給する電源供給部とを備え、第２の基板は、第１の基板上に搭載され、第２の基板のモジュールのうち、少なくともひとつのモジュールは、第１の電源配線に対して垂直方向に形成された、第１の電源配線と電気的に接続されている電源供給路の一端と接続されることを特徴とする。
【００２６】
第１の基板には、第１の電源配線に対して垂直方向に形成された電源供給路が、第２の基板に搭載されたモジュールの数と同数以上構成されるものとするようにしてもよく、第２の基板に搭載された全てのモジュールには、それぞれ、第１の電源配線に対して垂直方向に形成された電源供給路の一端と接続させるようにしてもよい。
【００２７】
第１の基板には、複数の第２の基板が搭載されているものとするようにしてもよい。
【００２８】
第２の基板は、第１の電源配線と電気的に接続された第２の電源配線、および、少なくとも２つのモジュールを有するものとしてもよく、第２の基板のモジュールのうち、少なくとも１つのモジュールには、第２の基板の第２の電源配線を介して電源が供給されるものとしてもよい。
【００２９】
本発明の素子配線方法は、電源配線を有する第１の基板と、独立で動作する少なくとも１つのモジュールを有する第２の基板と、第１の基板の電源配線に、外部からの電源を供給する電源供給部とを備える半導体素子において、第２の基板は第１の基板上に搭載され、第２の基板のモジュールのうち、少なくともひとつのモジュールが、電源配線に対して垂直方向に形成された、電源配線と電気的に接続された電源供給路の一端と接続されるように、電源配線および電源供給路が構成されることを特徴とする。
【００３０】
本発明の半導体素子および素子配線方法においては、電源配線を有する第１の基板と、独立で動作する少なくとも１つのモジュールを有する第２の基板と、第１の基板の電源配線に、外部からの電源を供給する電源供給部が備えられ、第２の基板は第１の基板上に搭載され、第２の基板のモジュールのうち、少なくともひとつのモジュールが、第１の基板に構成された第１の電源配線から、第１の電源配線に対して垂直方向に形成された電源供給路の一端と接続されるように、電源配線および電源供給路が構成される。
【００３１】
【発明の実施の形態】
以下、図を参照して、本発明の実施の形態について説明する。
【００３２】
図３および図４は、本発明を適用した半導体パッケージの構成を示す図である。これらの図を用いて、シリコンインターポーザ基板５１上に搭載されたチップ６１およびチップ６２それぞれに対する電源供給について説明する。図３は、シリコンインターポーザ基板５１に対する断面図であり、図４は、シリコンインターポーザ基板５１において、チップ６１およびチップ６２が搭載されている側から見た平面図である。
【００３３】
なお、図４においては、インターポーザ５２におけるインターポーザ側電源配線５３およびインターポーザ側電源配線５４の形状が分かりやすいように、図中点線で記載したチップ６１およびチップ６２を透過させて、インターポーザ側電源配線５３およびインターポーザ側電源配線５４の形状を図示する。
【００３４】
なお、従来の場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【００３５】
すなわち、図３および図４のシリコンインターポーザ基板５１は、インターポーザ１１に代わって、図４に示されるようなインターポーザ側電源配線５３およびインターポーザ側電源配線５４を有するインターポーザ５２を備え、チップ２１およびチップ２３に代わって、チップ側電源配線２２またはチップ側電源配線２４のようなチップ内の電源配線が形成されていないチップ６１およびチップ６２が設けられている以外は、基本的に、図１および図２を用いて説明した、シリコンインターポーザ基板１と同様の構成を有するものである。
【００３６】
チップ６１およびチップ６２には、チップ側電源配線２２またはチップ側電源配線２４のようなチップ内の電源配線が形成されていないが、インターポーザ側電源配線５３およびインターポーザ側電源配線５４が、それぞれ、モジュール３１乃至モジュール３４のぞれぞれに電源を供給するバンプ１６の位置まで形成されている。バンプ１６は、インターポーザ側電源配線５３およびインターポーザ側電源配線５４に対して垂直方向の電源供給経路として機能している。従って、モジュール３１乃至モジュール３４は、インターポーザ側電源配線５３およびインターポーザ側電源配線５４に対して略平行に設けられるチップ内電源配線を介することなく、垂直方向の電源供給経路であるバンプ１６を介して、電源の供給を受ける。
【００３７】
次に、シリコンインターポーザ基板５１における、チップ６１のモジュール３１およびモジュール３２への電源供給、および、チップ６２のモジュール３３およびモジュール３４への電源供給について説明する。
【００３８】
ワイヤ３−１を介して、パッド４−１に、外部から電源が供給される。インターポーザ５２に設けられた基板内配線であるインターポーザ側電源配線５３は、ワイヤ３−１およびパッド４−１を介して供給される電源を、垂直方向の電源供給経路であるパンブ１６を介して、チップ６１のモジュール３１およびモジュール３２に供給する。
【００３９】
ワイヤ３−２を介して、パッド４−２に、外部から電源が供給される。インターポーザ５２に設けられた基板内配線であるインターポーザ側電源配線５４は、ワイヤ３−２およびパッド４−２を介して供給される電源を、垂直方向の電源供給経路であるパンブ１６を介して、チップ６２のモジュール３３およびモジュール３４に供給する。
【００４０】
すなわち、チップ６１およびチップ６２においては、チップ内に電源配線を形成しなくても、モジュール３１乃至モジュール３４のぞれぞれに、インターポーザ側電源配線５３およびインターポーザ側電源配線５４から直接、電源の供給を受けることができる。
【００４１】
なお、インターポーザ５２に形成されているインターポーザ側電源配線は、図４に示されるインターポーザ側電源配線５３のように、チップ６２に搭載されているモジュール３３およびモジュール３４に電源を供給するバンプ１６の位置を含む大きさの長方形、あるいは正方形状に形成されるようにしても良いし、インターポーザ側電源配線５２のように、チップ６１に搭載されているモジュール３１およびモジュール３２に電源を供給するそれぞれのバンプ１６に接続されるように、ある程度の配線幅を持って形成されるようにしても良い。
【００４２】
図３および図４を用いて説明した構成にすることにより、インターポーザ基板に搭載されるチップであるチップ６１およびチップ６２に、大きな領域を必要とする電源配線を設けることなく、チップ内の各モジュール（モジュール３１およびモジュール３２、並びに、モジュール３３およびモジュール３４）に電源を供給することができる。そのため、チップ６１およびチップ６２のチップサイズを縮小することが可能となり、コスト削減を行うことができる。また、インターポーザ側の電源配線であるインターポーザ側電源配線５３およびインターポーザ側電源配線５４は、インターポーザの性格上、配線の自由度が大きく、またプレーンとして作りこむこともできるため、電源として特性をよくすることができ、ノイズなどの影響を少なくすることが可能になる。
【００４３】
なお、シリコンインターポーザ基板５１に搭載されているチップ６１およびチップ６２の電源配線を、必要に応じて、最低限の幅で残しておき、インターポーザ５２側の配線であるインターポーザ側電源配線５３およびインターポーザ側電源配線５４と併用することも可能である。これにより、チップ６１およびチップ６２の電源配線のチップ内の面積比をできるだけ削減するようにすることができる。
【００４４】
以上説明したように、本発明を適用した半導体チップによれば、ＳＩＰ技術において、インターポーザ基板に積載されるチップ内の電源配線比率を削減することができるので、チップサイズが増加することなく、インターポーザ基板側の電源配線の幅を太くして、電圧降下を抑制することが可能であり、ＬＳＩプロセス工程を増加してチップ内に電源専用メタル層を設けることなく、ＥＭ信頼性を強化することが可能である。
【００４５】
【発明の効果】
このように、本発明によれば、チップ内のモジュールに電源を供給することができる。特に、インターポーザ側に電源供給線を構成して、チップ内には、電源供給線を設けることなく、インターポーザ側電源供給線から垂直方向に構成される電源供給路を介して、チップ内のモジュールに電源を供給することができるようにすることができる。
【図面の簡単な説明】
【図１】従来のＳＩＰ技術を用いた半導体パッケージの電源供給について説明するための断面図である。
【図２】従来のＳＩＰ技術を用いた半導体パッケージの電源供給について説明するための平面図である。
【図３】本発明を適用した半導体パッケージの電源供給について説明するための断面図である。
【図４】本発明を適用した半導体パッケージの電源供給について説明するための平面図である。
【符号の説明】
１６ バンプ， ３１乃至３４ モジュール， ５１ シリコンインターポーザ基板， ５２ インターポーザ， ５３，５４ インターポーザ側電源配線，
６１，６２ チップ
Claims (5)
- 第１の電源配線を有する第１の基板と、
独立で動作する少なくとも１つのモジュールを有する第２の基板と、
前記第１の基板の前記第１の電源配線に、外部からの電源を供給する電源供給部と
を備え、
前記第２の基板は、前記第１の基板上に搭載され、
前記第２の基板の前記モジュールのうち、少なくともひとつの前記モジュールは、前記第１の電源配線に対して垂直方向に形成された、前記第１の電源配線と電気的に接続されている電源供給路の一端と接続される
ことを特徴とする半導体素子。 - 前記第１の基板には、前記第１の電源配線に対して垂直方向に形成された前記電源供給路が、前記第２の基板に搭載されたモジュールの数と同数以上構成され、
前記第２の基板に搭載された全てのモジュールは、それぞれ、前記第１の電源配線に対して垂直方向に形成された前記電源供給路の一端と接続される
ことを特徴とする請求項１に記載の半導体素子。 - 前記第１の基板には、複数の前記第２の基板が搭載されている
ことを特徴とする請求項１に記載の半導体素子。 - 前記第２の基板は、前記第１の電源配線と電気的に接続された第２の電源配線、および、少なくとも２つの前記モジュールを有し、
前記第２の基板の前記モジュールのうち、少なくとも１つの前記モジュールには、前記第２の基板の前記第２の電源配線を介して電源が供給される
ことを特徴とする請求項１に記載の半導体素子。 - 電源配線を有する第１の基板と、
独立で動作する少なくとも１つのモジュールを有する第２の基板と、
前記第１の基板の前記電源配線に、外部からの電源を供給する電源供給部と
を備える半導体素子の素子配線方法において、
前記第２の基板は前記第１の基板上に搭載され、
前記第２の基板の前記モジュールのうち、少なくともひとつの前記モジュールが、前記電源配線に対して垂直方向に形成された、前記電源配線と電気的に接続された電源供給路の一端と接続されるように、前記電源配線および前記電源供給路が構成される
ことを特徴とする素子配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002320843A JP2004158524A (ja) | 2002-11-05 | 2002-11-05 | 半導体素子および素子配線方法 |
Applications Claiming Priority (1)
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| JP2002320843A JP2004158524A (ja) | 2002-11-05 | 2002-11-05 | 半導体素子および素子配線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004158524A true JP2004158524A (ja) | 2004-06-03 |
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ID=32801568
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| JP2002320843A Withdrawn JP2004158524A (ja) | 2002-11-05 | 2002-11-05 | 半導体素子および素子配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004158524A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009141261A (ja) * | 2007-12-10 | 2009-06-25 | Nec Electronics Corp | 半導体装置 |
| US8084840B2 (en) | 2005-07-14 | 2011-12-27 | Samsung Electronics Co., Ltd. | Interposer including air gap structure, methods of forming the same, semiconductor device including the interposer, and multi-chip package including the interposer |
| FR3077925A1 (fr) * | 2018-02-14 | 2019-08-16 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Circuit integre tridimensionnel face a face de structure simplifiee |
-
2002
- 2002-11-05 JP JP2002320843A patent/JP2004158524A/ja not_active Withdrawn
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| FR3077925A1 (fr) * | 2018-02-14 | 2019-08-16 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Circuit integre tridimensionnel face a face de structure simplifiee |
| US10777537B2 (en) | 2018-02-14 | 2020-09-15 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Face-to-face three-dimensional integrated circuit of simplified structure |
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