JP2009141261A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2009141261A
JP2009141261A JP2007318556A JP2007318556A JP2009141261A JP 2009141261 A JP2009141261 A JP 2009141261A JP 2007318556 A JP2007318556 A JP 2007318556A JP 2007318556 A JP2007318556 A JP 2007318556A JP 2009141261 A JP2009141261 A JP 2009141261A
Authority
JP
Japan
Prior art keywords
wiring
insulating film
semiconductor device
interposer
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007318556A
Other languages
English (en)
Other versions
JP5014969B2 (ja
Inventor
Hiroyuki Yama
浩幸 山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2007318556A priority Critical patent/JP5014969B2/ja
Publication of JP2009141261A publication Critical patent/JP2009141261A/ja
Application granted granted Critical
Publication of JP5014969B2 publication Critical patent/JP5014969B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Die Bonding (AREA)

Abstract

【課題】配線に応力が加わっても、第1絶縁膜から配線が剥離することの防止できる、半導体装置を提供する。
【解決手段】インターポーザ20と、インターポーザ20上に実装された半導体チップ30と、を具備し、インターポーザ20は、第1絶縁膜と、前記第1絶縁膜上に設けられ、第1端11から第2端12まで伸びる配線パターン13と、配線パターン13を被覆するように前記第1絶縁膜上に設けられた第2絶縁膜とを備え、前記配線パターンは、第1端11から第2端12までを電気的に接続する配線の配置された配線領域と、前記配線に囲まれるように配置され、前記配線の配置されていない接着領域14とを備え、接着領域14において、前記第1絶縁膜は前記第2絶縁膜と接着している。
【選択図】図4

Description

本発明は、半導体装置に関し、特に、インターポーザ上に半導体チップが実装された構造を有する半導体チップに関する。
近年、半導体装置に対して多機能化が要求されている。一つの半導体チップに様々な機能を有する構造を設けることで、半導体装置を多機能化することが考えられる。しかし、1チップ内に、大きく異なる工程により製造される構造同士が設けられる場合には、半導体チップを製造するプロセスが複雑化する。そのため、製造コストが高くなる。
そこで、機能毎に別々に半導体チップを製造し、製造された別々の半導体チップを同一インターポーザ上に実装することが考えられる。このようにして組み立てられた半導体装置は、例えば、MCM(Multi Chip Module)と呼ばれる。このような半導体装置を開示した技術として、特許文献1(特開2004−158524号公報)が挙げられる。特許文献1には、インターポーザに設けられた電源配線が、モジュールに電源を供給するバンプの位置まで伸びることが記載されている。
特開2004−158524号公報
電源配線は、大きな電流容量が要求されるため、広い幅で設けられる。図1は、インターポーザに広幅の配線の設けられた半導体装置の一例を示す平面図である。また、図2は図1のCC’に沿った断面を示す断面図である。図1においては、説明の便宜上、一部の構成が透視されて示されている。図1及び図2に示されるように、この半導体装置は、インターポーザ101と、インターポーザ101上にマウント材107を介して実装された半導体チップ103とを備えている。インターポーザ101は、基板104と、基板104上に設けられた第1絶縁膜105と、第1絶縁膜105上に設けられた配線102と、配線102を被覆するように第1絶縁膜105上に設けられた第2絶縁膜106とを備えている。
図1及び2に示されるような半導体装置を製造するにあたっては、まず、インターポーザ101が製造される。次に、インターポーザ101材上にマウント材107を介して半導体チップ103が配置される。さらに、図示されていないが、封止材によって半導体チップ103及びインターポーザ101が封止される。これらの過程において、インターポーザ101に熱が加わることがある。例えば、マウント材107や封止材として熱硬化性の樹脂を用いた場合には、樹脂を固めるために加熱が行われ、このときにインターポーザ101に熱が加わる。
図3に示されるように、広幅の配線がインターポーザ101に設けられていると、熱による応力により、配線102が第1絶縁膜105から剥離することがある。剥離した箇所108では配線102の応力が集中しやすく、これによって断線してしまいやすいという問題点があった。
以下に、[発明を実施するための最良の形態]で使用する括弧付き符号を用いて、課題を解決するための手段を説明する。これらの符号は、[特許請求の範囲]の記載と[発明を実施するための最良の形態]の記載との対応関係を明らかにするために付加されたものであるが、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明の半導体装置は、インターポーザ(20)と、インターポーザ(20)上に実装された半導体チップ(30)とを具備する。ここで、インターポーザ(20)は、第1絶縁膜(3)と、第1絶縁膜(3)上に設けられ、第1端(11)から第2端(12)まで伸びる配線パターン(1)と、配線パターン(1)を被覆するように第1絶縁膜(3)上に設けられた第2絶縁膜(4)とを備える。配線パターン(1)は、第1端(11)から第2端(12)までを電気的に接続する配線の配置された配線領域と、その配線に囲まれるように配置され、配線の配置されていない接着領域(14)とを備える。接着領域(14)において、第1絶縁膜(3)は第2絶縁膜(4)と接着している。
この発明によれば、配線に対して第1絶縁膜(3)から剥離するような力が加わったとしても、接着領域(14)において第2絶縁膜(4)が第1絶縁膜(3)と接着しているので、配線上の第2絶縁膜(4)が配線を強固に押さえつける。そのため、配線が第1絶縁膜(3)から剥離してしまうことが防止される。
本発明によれば、配線に応力が加わっても、第1絶縁膜から配線が剥離することを防止できる、半導体装置が提供される。
(第1の実施形態)
次に、本発明の実施の形態について図面を参照して詳細に説明する。図4は、本発明の第1の実施の形態における半導体装置を説明するための平面図であり、図5は、図4のAA’に沿った断面図である。
この半導体装置は、シリコンインターポーザ20と、マウント材5を介してシリコンインターポーザ20上に実装された半導体チップ30とを備えている。図5に示されるように、シリコンインターポーザ20は、シリコン基板2と、第1絶縁膜3と、配線パターン1と、第2絶縁膜4とを備えている。
第1絶縁膜3は、シリコン基板2上に成膜された膜である。第1絶縁膜3の厚みは、例えば0.6μmである。第1絶縁膜3は、例えばシリコン酸化膜であり、CVD法などにより形成することができる。
配線パターン1は、第1絶縁膜3上に形成されている。第1絶縁膜3の厚みは、例えば0.9μmである。配線パターン1は、例えば、アルミニウム、銅、及びタングステンなどの金属を含む導電体の層を第1絶縁膜3の全面に形成し、次にリソグラフィー法を用いてパターニングすることにより、形成される。
第2絶縁膜4は、配線パターン1を被覆するように、第1絶縁膜3上に形成されている。第2絶縁膜4の厚みは、例えば5μmである。第2絶縁膜4は、第1絶縁膜3と同種の膜であることが好ましく、例えばシリコン酸化膜が用いられる。第2絶縁膜4は、例えばCVD法により形成される。第2絶縁膜4と第1絶縁膜3とが同種の膜であれば、第2絶縁膜4と第1絶縁膜との接着力が高くなる。
図4に示されるように、配線パターン1は、第1端11から第2端12へ伸びるように設けられている。配線パターン1内には、導電体の配線が形成された配線領域13と、配線の形成されていない接着領域14とが設けられている。
図5に示されるように、接着領域14においては、第1絶縁膜3と第2絶縁膜4とが接着している。接着領域14は、配線領域13に囲まれるように設けられている。また、接着領域14は、配線領域13を幅方向で複数の配線要素13(図5参照)に分割するように、配線パターン1の伸びる方向に沿って設けられている。接着領域14が設けられていることで、配線パターン1はスリットの設けられた形状となっている。
接着領域14は、配線が応力などにより剥離してしまうことを防止するために設けられている。配線は、接着領域14によって幅方向で複数の配線要素13に分割される。当然ながら、複数の配線要素13の各々の幅は、接着領域14により分割されていない場合の配線幅よりも、狭くなる。狭幅の各配線要素13が個々に第2絶縁膜4により被覆されているので、応力が加えられても、配線は第2絶縁膜4により押さえ込まれる。その結果、配線の剥離が抑制される。尚、第1絶縁膜3と第2絶縁膜4とが同種の膜の場合には、接着領域14において第1絶縁膜3と第2絶縁膜4とが強固に接着し、第2絶縁膜4が配線をより強く押さえ込む。
接着領域14の幅Lbは、5μm以上20μm以下であることが好ましい。接着領域14の幅Lbが5μmよりも狭いと、接着領域14における第1絶縁膜3と第2絶縁膜4との接着力が十分に得られなくなり、配線の剥離を抑え込む力が十分に作用しなくなることがある。接着領域14を設けることにより、配線パターン1全体の幅は、接着領域14を設けない場合よりも広くする必要がある。このことは、配線レイアウトの観点から不利となるように思われる。しかし、インターポーザの場合、CPUやメモリなどの機能を有する構成を組み込む必要がないため、配線レイアウトに関する制約はさほど厳しくない。従って、その幅Lbが20μm以下の場合であれば、配線レイアウトに関する制約を受けることはほとんどない。但し、その幅Lbが20μmよりも広いと、第1端11と第2端12とを電気的に接続する配線パターン1全体の幅が広くなりすぎ、配線レイアウトを行う際に不利となることがある。
電源配線、及び大きな電流負荷が加わる信号配線においては、配線幅として太幅(例えば、100μm以上)が要求されることがある。配線パターン1における配線の幅は、40μmを超えると、応力が加わったときに剥離しやすくなる。そこで、第1端11と第2端12とを接続する配線に必要とされる幅がトータルで40μm以上である場合に、上述の接着領域14を設けることが効果的である。この場合、複数の配線要素13の幅の合計が40μm以上となればよい。
接着領域14は、各配線要素13の幅が10μm以上25μm以下となるように設けられることが好ましく、12μm以上20μm以下となるように設けられることがより好ましい。各配線要素13の幅が10μmより狭くなると、第1端11と第2端との間の電気的接続の信頼性を落とすことがある。各配線要素13の幅が25μmを超えると、各配線要素13に加わる応力が大きくなりすぎ、各配線要素13が第1絶縁膜3から剥離してしまいやすくなる。
上述したシリコンインターポーザ20上に半導体チップ30を搭載するにあたっては、まず、シリコンインターポーザ20上にマウント材5が配置される。マウント材5としては、Agペースト、及び樹脂シート材などが用いられる。そして、半導体チップ30がマウント材5上に配置され、加熱される。この際の加熱により、シリコンインターポーザ20にマウント材5側から熱が加わり、配線パターン1部分に熱応力が加わることがある。しかし、本実施形態では、接着領域14が設けられていることにより、配線が第2絶縁膜4により押さえ込まれ、配線が剥離することはない。また、その後、半導体チップ30及びシリコンインターポーザ20は、モールド樹脂等により封止される。このとき、モールド樹脂を硬化させるためにも、熱が加えられる。このときの熱によっても、シリコンインターポーザ20に熱応力が加わることがあるが、接着領域14により、配線の剥離が防止される。
以上、本実施形態に係る半導体装置について説明したが、本実施形態における半導体装置のシリコンインターポーザ20は、半導体チップ30の搭載される基板のチップ搭載面に一体に形成されたものでもよければ、その基板とは別に基板と半導体チップ30との間に挿入されるものであってもよい。
(第2の実施形態)
続いて、本発明の第2の実施形態について説明する。図6は、本実施形態の半導体装置を説明するための平面図であり、図7は、図6のBB’断面を示す断面図である。尚、図6においては、説明の便宜上、一部の構成が透視されて示されている。本実施形態においては、第1の実施形態と比較して、配線パターン1の形状が工夫されている。それ以外の点については、第1の実施形態と同様とすることができるので、詳細な説明は省略する。
図6に示されるように、配線パターン1には、第1の実施形態と同様に、接着領域14が設けられている。但し、配線パターン1には、複数の配線要素13の各々を接続するように、接続部15が設けられている。接続部15においては、第1絶縁膜3上に配線が形成されている。すなわち、配線パターン1においては、配線が格子状に配置されていることになる。
このように、格子状に配線を配置することにより、第1の実施形態で述べたように配線の剥離が抑制されるのに加え、配線の強度を高めることができる。シリコンインターポーザ20に熱応力などが加わると、その応力により配線に対してねじれるような力が加わることがある。このような力により、配線にクラックが入ってしまうことがある。本実施形態によれば、配線の強度が高められているので、配線にねじれるような応力が加わったとしても、配線にクラックが入らない。
また、第1の実施形態と比較して、接続部15が設けられていることにより、第1端11と第2端12との間を流れる電流の経路が増えることになる。万が一、ある配線要素13にクラックなどが入り、その配線要素13が断線してしまったとしても、第1端11と第2端12との間の電気的信頼性は維持される。従って、第1の実施形態と比較して、電気的な信頼性を向上させることができる。
広幅の配線の形成されたインターポーザを有する半導体装置の平面図である。 図1のCC’を示す断面図である。 配線の剥離した様子を説明するための断面図である。 第1の実施形態の半導体装置を示す平面図である。 図4のAA’を示す断面図である。 第2の実施形態の半導体装置を示す平面図である。 図6のBB’を示す断面図である。
符号の説明
1 配線パターン
2 シリコン基板
3 第1絶縁膜
4 第2絶縁膜
5 マウント材
11 第1端
12 第2端
13 配線要素
14 接着領域
15 接続部
20 シリコンインターポーザ
30 半導体チップ
101 シリコンインターポーザ
102 配線
103 半導体チップ
104 シリコン基板
105 第1絶縁膜
106 第2絶縁膜
107 マウント材
108 剥離部

Claims (7)

  1. インターポーザと、
    前記インターポーザ上に実装された半導体チップと、
    を具備し、
    前記インターポーザは、
    第1絶縁膜と、
    前記第1絶縁膜上に設けられ、第1端から第2端まで伸びる配線パターンと、
    前記配線パターンを被覆するように前記第1絶縁膜上に設けられた第2絶縁膜とを備え、
    前記配線パターンは、
    前記第1端から前記第2端までを電気的に接続する配線の設けられた配線領域と、
    前記配線領域に囲まれるように配置され、前記配線の設けられていない接着領域とを備え、
    前記接着領域において、前記第1絶縁膜は前記第2絶縁膜と接着している
    半導体装置。
  2. 請求項1に記載された半導体装置であって、
    前記第1絶縁膜と前記第2絶縁膜とは、同一成分の膜である
    半導体装置。
  3. 請求項2に記載された半導体装置であって、
    前記第1絶縁膜と前記第2絶縁膜とは、シリコン酸化膜である
    半導体装置。
  4. 請求項1乃至3のいずれかに記載された半導体装置であって、
    前記接着領域は、前記配線を幅方向で複数の配線要素に分割するように伸びるスリット状であり、
    前記接着領域の幅は、5μm以上20μm以下である
    半導体装置。
  5. 請求項4に記載された半導体装置であって、
    前記接着領域は、前記複数の配線要素の各々の幅が、10μm以上25μm以下となるように、前記配線を幅方向で分割している
    半導体装置。
  6. 請求項4又は5に記載された半導体装置であって、
    前記複数の配線要素の幅の合計は40μm以上である
    半導体装置。
  7. 請求項1又は2に記載された半導体装置であって、
    前記接着領域は、前記配線領域が格子状となるように配置されている
    半導体装置。
JP2007318556A 2007-12-10 2007-12-10 半導体装置 Expired - Fee Related JP5014969B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007318556A JP5014969B2 (ja) 2007-12-10 2007-12-10 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007318556A JP5014969B2 (ja) 2007-12-10 2007-12-10 半導体装置

Publications (2)

Publication Number Publication Date
JP2009141261A true JP2009141261A (ja) 2009-06-25
JP5014969B2 JP5014969B2 (ja) 2012-08-29

Family

ID=40871554

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007318556A Expired - Fee Related JP5014969B2 (ja) 2007-12-10 2007-12-10 半導体装置

Country Status (1)

Country Link
JP (1) JP5014969B2 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5745259A (en) * 1980-09-01 1982-03-15 Hitachi Ltd Resin sealing type semiconductor device
JPS63211648A (ja) * 1988-01-29 1988-09-02 Hitachi Ltd 樹脂封止型半導体装置
JP2002134480A (ja) * 2000-10-25 2002-05-10 Sony Corp 半導体装置の製造方法
JP2004158524A (ja) * 2002-11-05 2004-06-03 Sony Corp 半導体素子および素子配線方法
JP2004303790A (ja) * 2003-03-28 2004-10-28 Toshiba Corp 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5745259A (en) * 1980-09-01 1982-03-15 Hitachi Ltd Resin sealing type semiconductor device
JPS63211648A (ja) * 1988-01-29 1988-09-02 Hitachi Ltd 樹脂封止型半導体装置
JP2002134480A (ja) * 2000-10-25 2002-05-10 Sony Corp 半導体装置の製造方法
JP2004158524A (ja) * 2002-11-05 2004-06-03 Sony Corp 半導体素子および素子配線方法
JP2004303790A (ja) * 2003-03-28 2004-10-28 Toshiba Corp 半導体装置

Also Published As

Publication number Publication date
JP5014969B2 (ja) 2012-08-29

Similar Documents

Publication Publication Date Title
US11605609B2 (en) Ultra-thin embedded semiconductor device package and method of manufacturing thereof
US9704788B2 (en) Power overlay structure and method of making same
KR100711675B1 (ko) 반도체 장치 및 그 제조 방법
US7829997B2 (en) Interconnect for chip level power distribution
US20220238481A1 (en) Chip assembling on adhesion layer or dielectric layer, extending beyond chip, on substrate
JP2009117450A (ja) モジュールおよびその製造方法
JP2008192853A (ja) 複数の半導体素子を備える半導体装置、および半導体装置の製造方法
US8785787B2 (en) Metal-based circuit board
KR102638477B1 (ko) 반도체 패키지 및 그 제조 방법
KR20230142406A (ko) 배선 기판, 배선 기판을 가지는 반도체 패키지, 및 그 제조 방법
US8772912B2 (en) Electronic device
JP5014969B2 (ja) 半導体装置
EP3182449A1 (en) Semiconductor package
TW201136468A (en) A printing circuit board and being used
US10211118B2 (en) Semiconductor module
US20060170087A1 (en) Semiconductor device
JP4652428B2 (ja) 半導体装置およびその製造方法
US20170133344A1 (en) Semiconductor device with a resin layer and method of manufacturing the same
JP2007201251A (ja) 半導体パッケージ及び半導体パッケージの製造方法
JP2006108130A (ja) 半導体装置およびその製造方法
JP2020174220A (ja) 半導体パッケージ
JP2000058581A (ja) 半導体装置及びその製造方法
JP2001110980A (ja) 半導体チップおよびその製造方法ならびに半導体装置ならびに回路基板ならびに電子機器
JP2016171202A (ja) 電子装置
JP2005353679A (ja) 半導体装置および半導体チップならびにそれらの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100809

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110826

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110830

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111026

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120523

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120606

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150615

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees