JP2009141261A - 半導体装置 - Google Patents
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Abstract
【解決手段】インターポーザ20と、インターポーザ20上に実装された半導体チップ30と、を具備し、インターポーザ20は、第1絶縁膜と、前記第1絶縁膜上に設けられ、第1端11から第2端12まで伸びる配線パターン13と、配線パターン13を被覆するように前記第1絶縁膜上に設けられた第2絶縁膜とを備え、前記配線パターンは、第1端11から第2端12までを電気的に接続する配線の配置された配線領域と、前記配線に囲まれるように配置され、前記配線の配置されていない接着領域14とを備え、接着領域14において、前記第1絶縁膜は前記第2絶縁膜と接着している。
【選択図】図4
Description
次に、本発明の実施の形態について図面を参照して詳細に説明する。図4は、本発明の第1の実施の形態における半導体装置を説明するための平面図であり、図5は、図4のAA’に沿った断面図である。
続いて、本発明の第2の実施形態について説明する。図6は、本実施形態の半導体装置を説明するための平面図であり、図7は、図6のBB’断面を示す断面図である。尚、図6においては、説明の便宜上、一部の構成が透視されて示されている。本実施形態においては、第1の実施形態と比較して、配線パターン1の形状が工夫されている。それ以外の点については、第1の実施形態と同様とすることができるので、詳細な説明は省略する。
2 シリコン基板
3 第1絶縁膜
4 第2絶縁膜
5 マウント材
11 第1端
12 第2端
13 配線要素
14 接着領域
15 接続部
20 シリコンインターポーザ
30 半導体チップ
101 シリコンインターポーザ
102 配線
103 半導体チップ
104 シリコン基板
105 第1絶縁膜
106 第2絶縁膜
107 マウント材
108 剥離部
Claims (7)
- インターポーザと、
前記インターポーザ上に実装された半導体チップと、
を具備し、
前記インターポーザは、
第1絶縁膜と、
前記第1絶縁膜上に設けられ、第1端から第2端まで伸びる配線パターンと、
前記配線パターンを被覆するように前記第1絶縁膜上に設けられた第2絶縁膜とを備え、
前記配線パターンは、
前記第1端から前記第2端までを電気的に接続する配線の設けられた配線領域と、
前記配線領域に囲まれるように配置され、前記配線の設けられていない接着領域とを備え、
前記接着領域において、前記第1絶縁膜は前記第2絶縁膜と接着している
半導体装置。 - 請求項1に記載された半導体装置であって、
前記第1絶縁膜と前記第2絶縁膜とは、同一成分の膜である
半導体装置。 - 請求項2に記載された半導体装置であって、
前記第1絶縁膜と前記第2絶縁膜とは、シリコン酸化膜である
半導体装置。 - 請求項1乃至3のいずれかに記載された半導体装置であって、
前記接着領域は、前記配線を幅方向で複数の配線要素に分割するように伸びるスリット状であり、
前記接着領域の幅は、5μm以上20μm以下である
半導体装置。 - 請求項4に記載された半導体装置であって、
前記接着領域は、前記複数の配線要素の各々の幅が、10μm以上25μm以下となるように、前記配線を幅方向で分割している
半導体装置。 - 請求項4又は5に記載された半導体装置であって、
前記複数の配線要素の幅の合計は40μm以上である
半導体装置。 - 請求項1又は2に記載された半導体装置であって、
前記接着領域は、前記配線領域が格子状となるように配置されている
半導体装置。
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