JPS62283635A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62283635A JPS62283635A JP12664286A JP12664286A JPS62283635A JP S62283635 A JPS62283635 A JP S62283635A JP 12664286 A JP12664286 A JP 12664286A JP 12664286 A JP12664286 A JP 12664286A JP S62283635 A JPS62283635 A JP S62283635A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- wiring
- head
- bed
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 239000000758 substrate Substances 0.000 abstract description 6
- 239000002184 metal Substances 0.000 description 8
- 230000007257 malfunction Effects 0.000 description 7
- 230000001934 delay Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
［発明の目的コ
（産業上の利用分野）
本発明は半導体装置に関するもので、特に半導体集積回
路に使用されるものである。
路に使用されるものである。
（従来の技術〕
半導体集積回路は高集積化が進んでいる。しかしチップ
サイズは極端に大きくすることはできない（例えば半導
体メモリの場合では、容量が４倍になってもチップサイ
ズは１．５倍程度〕。従って高集積化に伴ないその配線
の幅を縮めていかなめ回路動作が遅くなったり、あるい
はノイズのために回路が誤動作することもある。特に最
近では電源線のノイズによる誤動作が問題となっている
。
サイズは極端に大きくすることはできない（例えば半導
体メモリの場合では、容量が４倍になってもチップサイ
ズは１．５倍程度〕。従って高集積化に伴ないその配線
の幅を縮めていかなめ回路動作が遅くなったり、あるい
はノイズのために回路が誤動作することもある。特に最
近では電源線のノイズによる誤動作が問題となっている
。
第６図は上記半導体集積回路の問題点を示すもので、第
６図（ａ） Ｋ示すようにパッド９を１個用い、これ１
個で全チップに電源を供給すると回路（１）は正常動作
するが、回路（２）は配線抵抗Ｒのため誤動作する可能
性がある。まだ第６図（ｂ）に示すように・４ツド９を
２個以上設け（これは電源用）、ビンを全部外部に出す
と回路（１）９回路（２）の誤動作はなくなるが、ユー
ザが電源線をつながなければならなくなる。
６図（ａ） Ｋ示すようにパッド９を１個用い、これ１
個で全チップに電源を供給すると回路（１）は正常動作
するが、回路（２）は配線抵抗Ｒのため誤動作する可能
性がある。まだ第６図（ｂ）に示すように・４ツド９を
２個以上設け（これは電源用）、ビンを全部外部に出す
と回路（１）９回路（２）の誤動作はなくなるが、ユー
ザが電源線をつながなければならなくなる。
（発明が解決しようとする問題点）
上記のように従来は配線遅延あるいは誤動作の問題があ
り、またこれを防ぐためにはユーザに手間をかけさせる
という問題があった。
り、またこれを防ぐためにはユーザに手間をかけさせる
という問題があった。
本発明は上記実情に鑑みてなされたもので、上記配線遅
延あるいは誤動作を防ぎ、またユーザに手間をかけさせ
ることのない半導体装置を提供すみものであ２１７ ［発明の構成］ （問題点を解決するための手段と作用）本発明は、半導
体チップをマウントするためのベッドを多層構造にし、
−櫓上を基板電位にする。これを内部基板電位生成回路
（電源電位の場合もある）からがンディングする。これ
でチップ下部から基板電位がとれる。その下の金属部を
電源線（他の配線でも可）Ｋして、チップの上下あるい
は左右にパッドを設はデンディングする。またベッドを
いくつかに分割してそれぞれを電源線あるいは配線とし
て利用する。またベッドは分割せずにペッド上に絶縁層
を設け、その上の金属で同様のこともできる。更に今ま
での説明の逆でベッドの下部で配線をつないでもよい。
延あるいは誤動作を防ぎ、またユーザに手間をかけさせ
ることのない半導体装置を提供すみものであ２１７ ［発明の構成］ （問題点を解決するための手段と作用）本発明は、半導
体チップをマウントするためのベッドを多層構造にし、
−櫓上を基板電位にする。これを内部基板電位生成回路
（電源電位の場合もある）からがンディングする。これ
でチップ下部から基板電位がとれる。その下の金属部を
電源線（他の配線でも可）Ｋして、チップの上下あるい
は左右にパッドを設はデンディングする。またベッドを
いくつかに分割してそれぞれを電源線あるいは配線とし
て利用する。またベッドは分割せずにペッド上に絶縁層
を設け、その上の金属で同様のこともできる。更に今ま
での説明の逆でベッドの下部で配線をつないでもよい。
（実施例）
以下図面を参照して本発明の詳細な説明する。第１図（
ａ）は同実施例の平面図、第１図（ｂ）は同断面図であ
る。図中１は半導体集積回路チップ、２は該チップ１を
マウントする金属よりなるベッド、３は外部との接続に
供されるピン、４は金属体、５は絶縁層、６はが／ディ
ングワイヤ、９はチップ１に設けられた？／ディングツ
４ツドである。
ａ）は同実施例の平面図、第１図（ｂ）は同断面図であ
る。図中１は半導体集積回路チップ、２は該チップ１を
マウントする金属よりなるベッド、３は外部との接続に
供されるピン、４は金属体、５は絶縁層、６はが／ディ
ングワイヤ、９はチップ１に設けられた？／ディングツ
４ツドである。
ここでビン３とベッド２とを短絡さ゛せ、ピ／３はノ々
ツケージの外に６し、ベッド２を用いそれぞれ両側でデ
ンディングワイヤ６によりノやラド９に接続している。
ツケージの外に６し、ベッド２を用いそれぞれ両側でデ
ンディングワイヤ６によりノやラド９に接続している。
このようにすれば電源をベッドの任意の近い（ＩｉＳｉ
所からとれ、集積回路の電源線に配線抵抗が増すような
こともなくなる。
所からとれ、集積回路の電源線に配線抵抗が増すような
こともなくなる。
第２図、第３図は本発明の他の実施例である。
図示されるようにベッド２をいくつかに分割し、それぞ
れを配線として利用し、必要に応じてビン３と短絡して
）４ツケージの外に出すようにしている。
れを配線として利用し、必要に応じてビン３と短絡して
）４ツケージの外に出すようにしている。
第４図は本発明の異なる実施例で、同図（＆）は平面図
、同図（ｂ）は断面図である。図示されるように、ここ
ではベッド２はそのままにしておいて、ペッド２上に絶
縁層５ｔ？介して金属体４を設け、これをいくつかに分
割してこれらを第２図、第３図の場合と同様にしてそれ
ぞれ配線として利用するようにしている。
、同図（ｂ）は断面図である。図示されるように、ここ
ではベッド２はそのままにしておいて、ペッド２上に絶
縁層５ｔ？介して金属体４を設け、これをいくつかに分
割してこれらを第２図、第３図の場合と同様にしてそれ
ぞれ配線として利用するようにしている。
第５図は本発明の更に異なる実施例である。即ちベッド
はそのままで、ベッドの下に配Ｗ＆８を通し、これを前
実施例の場合と同様に利用するようにしている。
はそのままで、ベッドの下に配Ｗ＆８を通し、これを前
実施例の場合と同様に利用するようにしている。
なお本発明は上記実施例のみに限られず種々の応用が可
能である。例えば第１図において基板電位用の金属体４
と、点線で示されるデンディングワイヤ６は省略しても
よい。ま九実施例では、チップのマウント部分に設けら
れ該チップとは絶縁された状態でパッドから直接デンデ
ィングされる配線体を電源用とした場合を説明したが、
他の配線体として用いてもＬい。
能である。例えば第１図において基板電位用の金属体４
と、点線で示されるデンディングワイヤ６は省略しても
よい。ま九実施例では、チップのマウント部分に設けら
れ該チップとは絶縁された状態でパッドから直接デンデ
ィングされる配線体を電源用とした場合を説明したが、
他の配線体として用いてもＬい。
［発明の効果］
以上説明した如く本発明によれば、配線遅延がほとんど
なくなり、集積回路の動作スピードが早くなる。また電
源線のノイズがなくなるため、誤動作もおこらなくなる
。またいくつかの配線をチップ外部を通すため、チップ
サイズの減少も期待できる。またノクツドがいくつかあ
るが、外部かも増すことがなくなるものである。
なくなり、集積回路の動作スピードが早くなる。また電
源線のノイズがなくなるため、誤動作もおこらなくなる
。またいくつかの配線をチップ外部を通すため、チップ
サイズの減少も期待できる。またノクツドがいくつかあ
るが、外部かも増すことがなくなるものである。
第１図（、）は本発明の一実施例の平面図、同図（ｂ）
は同断面図、第２図、第３図は本発明の異なる実施例の
平面図、第４図（＆）は本発明の更に異なる実施列の平
面図、同図（ｂ）は同断面図、第５図は本発明の更に異
なる実施例の断面図、第６１図は従来の集積回路の配線
説明図である。 ノ・・・チップ％２・・・ベッド、３・・・ピン、４・
・・金属体、５・・・絶縁層、６・・・ｒ１ｅ７デイ／
グワイヤ、８・・・接続線、９・・・・９ツド。
は同断面図、第２図、第３図は本発明の異なる実施例の
平面図、第４図（＆）は本発明の更に異なる実施列の平
面図、同図（ｂ）は同断面図、第５図は本発明の更に異
なる実施例の断面図、第６１図は従来の集積回路の配線
説明図である。 ノ・・・チップ％２・・・ベッド、３・・・ピン、４・
・・金属体、５・・・絶縁層、６・・・ｒ１ｅ７デイ／
グワイヤ、８・・・接続線、９・・・・９ツド。
Claims (1)
- 半導体チップと、該チップのマウント部分に設けられ該
チップとは絶縁された状態で該チップのパッドから直接
ボンディングされる配線体とを具備したことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12664286A JPS62283635A (ja) | 1986-05-31 | 1986-05-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12664286A JPS62283635A (ja) | 1986-05-31 | 1986-05-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62283635A true JPS62283635A (ja) | 1987-12-09 |
| JPH0478172B2 JPH0478172B2 (ja) | 1992-12-10 |
Family
ID=14940252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12664286A Granted JPS62283635A (ja) | 1986-05-31 | 1986-05-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62283635A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0265340U (ja) * | 1988-11-07 | 1990-05-16 | ||
| JPH0265337U (ja) * | 1988-11-07 | 1990-05-16 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54132273U (ja) * | 1978-03-03 | 1979-09-13 |
-
1986
- 1986-05-31 JP JP12664286A patent/JPS62283635A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54132273U (ja) * | 1978-03-03 | 1979-09-13 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0265340U (ja) * | 1988-11-07 | 1990-05-16 | ||
| JPH0265337U (ja) * | 1988-11-07 | 1990-05-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0478172B2 (ja) | 1992-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2006266702A (ja) | マルチチップパッケージ又はシステムインパッケージ | |
| JPH1092972A (ja) | 集積回路用パッケージ | |
| JPS62283635A (ja) | 半導体装置 | |
| JPH01124244A (ja) | リードフレーム | |
| JPH0964087A (ja) | セラミックケース | |
| JPS6022352A (ja) | 集積回路パツケ−ジ | |
| JPS60154644A (ja) | 半導体装置 | |
| JPH0763066B2 (ja) | 半導体装置 | |
| JPH04127545A (ja) | 半導体集積回路装置 | |
| KR19990010762A (ko) | 반도체 소자 패키지 | |
| JPH05259374A (ja) | 高密度実装配線基板およびその高密度実装方法 | |
| JPH01111342A (ja) | 集積回路用パッケージ | |
| JPH01145842A (ja) | 半導体装置 | |
| JPS58184735A (ja) | 集積回路チツプ | |
| JPS6217872B2 (ja) | ||
| JPH0350842A (ja) | 半導体装置 | |
| JPS63244849A (ja) | 半導体集積回路 | |
| JPH09148478A (ja) | 半導体集積回路装置 | |
| JPH02180062A (ja) | 半導体集積回路用パッケージ | |
| JPH09148545A (ja) | 半導体装置 | |
| JPH04260341A (ja) | 半導体集積回路装置 | |
| JPH03222442A (ja) | Ｉｃパッケージ | |
| JPH04107846A (ja) | 半導体装置 | |
| JPS59165440A (ja) | 集積回路パツケ−ジ | |
| JPH05190753A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |