JPH02180062A - 半導体集積回路用パッケージ - Google Patents

半導体集積回路用パッケージ

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Publication number
JPH02180062A
JPH02180062A JP66389A JP66389A JPH02180062A JP H02180062 A JPH02180062 A JP H02180062A JP 66389 A JP66389 A JP 66389A JP 66389 A JP66389 A JP 66389A JP H02180062 A JPH02180062 A JP H02180062A
Authority
JP
Japan
Prior art keywords
package
resistors
mounting
semiconductor integrated
termination
Prior art date
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Pending
Application number
JP66389A
Other languages
English (en)
Inventor
Masahiro Naka
中　正博
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP66389A priority Critical patent/JPH02180062A/ja
Publication of JPH02180062A publication Critical patent/JPH02180062A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched

Landscapes

  • Details Of Resistors (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路用パッケージに関し、特に入力
や出力に終端抵抗を必要とする半導体集積回路用パッケ
ージに関する。
〔従来の技術〕
従来、この種のパッケージは、ＬＳＩを搭載するのみで
終端抵抗を搭載するものはほとんどなかった。わずかに
第４図、第５図に示す様なパッケージ内部に終端抵抗を
持ちポンディングワイヤでステッチとの間を接続するも
のがある。
〔発明が解決しようとする課題〕
上述した従来のパッケージの内終端抵抗を内蔵していな
いものは、特にＥＣＬ　　ＬＳＩなど終端抵抗を必要と
するＬＳＩのアプリケーションにおいて、ＬＳＩの回路
基板、ＨＩＣ上へ実装において終端抵抗の実装面積が大
きくなり実装上支障をきたすという欠点があった。
又第４，５図のパッケージにおいては終端抵抗の電源ラ
インは小数の外部ピン又はスルーホールを介して接続さ
れているためインピーダンス特に交流インピーダンス（
インダクタンス成分）が大きくなり終端抵抗の電源の安
定に欠けるという欠点があった。
〔課題を解決するための手段〕
本発明は半導体集積回路パッケージにおいて、一部のリ
ード配線をパッケージ裏面に導びきチップ抵抗搭載用パ
ッドを設けたことを特徴とする半導体集積回路パッケー
ジである。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面図、第２図は第１図の
ａの方向から見た平面図である。
信号線リード２３，２４，２６，２８，２９゜３０は抵
抗７１〜７５により終端されている。終端の為の電源は
リード２１からの配線により低インピーダンスで供給さ
れる。
第３図は本発明の他の実施例におけるパッケージの断面
図である。
ここではチップの裏面全体が金属であるパッケージを使
用し終端抵抗用電源インピーダンスを前述第１の実施例
に比べさらに低くできる利点がある。
〔発明の効果〕
以上説明したように本発明はパッケージの裏面にリード
の配線を導きこれにチップ抵抗搭載用パッドを設けるこ
とにより少い実装面積で安定な終端電源を使用して信号
の抵抗終端を行うことができる効果がある。
【図面の簡単な説明】 第１図は本発明の一実施例における断面図、第２図は裏
面図、第３図は本発明の別の実施例図、第４図は従来パ
ッケージの例における断面図、第５図は第４図パッケー
ジのキャップを取り去って上面から見た図である。 １１・・・・・・パッケージ、２１．２２〜２９．３０
・・・・・・リード、３１・・・・・・チップ、４１〜
４８・・・・・・ボンディングワイヤ、５１・・・・・
・ステッチ部、６１．６２・・・・・・配線、７１〜７
５・・・・・・チップ抵抗、８１・・・・・・キャップ
、９１・・・・・・金属、１０１〜１０４・・・・・薄
膜抵抗、１１１・・・・・・終端電源。 代理人　弁理士　　内　原　　　晋 第

Claims (1)

    【特許請求の範囲】
  1. 　一部のリード配線をパッケージ裏面に導びきチップ抵
    抗搭載用パッドを設けたことを特徴とする半導体集積回
    路用パッケージ。
JP66389A 1989-01-04 1989-01-04 半導体集積回路用パッケージ Pending JPH02180062A (ja)

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JP66389A JPH02180062A (ja) 1989-01-04 1989-01-04 半導体集積回路用パッケージ

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JPH02180062A true JPH02180062A (ja) 1990-07-12

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JP (1) JPH02180062A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5783847A (en) * 1997-04-14 1998-07-21 Ching-Kuang Tzuang Dual-mode micrometer/millimeter wave integrated circuit package

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5783847A (en) * 1997-04-14 1998-07-21 Ching-Kuang Tzuang Dual-mode micrometer/millimeter wave integrated circuit package

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