JPS61177763A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61177763A JPS61177763A JP1857285A JP1857285A JPS61177763A JP S61177763 A JPS61177763 A JP S61177763A JP 1857285 A JP1857285 A JP 1857285A JP 1857285 A JP1857285 A JP 1857285A JP S61177763 A JPS61177763 A JP S61177763A
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- pellet
- electronic components
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は多機能型半導体装置の小型化に適用して有効な
技術に関するものである。
技術に関するものである。
（背景技術〕
半導体装置のコスト低減を目的に、パンケージを樹脂で
形成することが行われる。その一つにパッケージ基板を
ガラス強化エポキシ樹脂基板（以下、ガラエボ基板とい
う、）等の積層樹脂基板で形成してなる、いわゆるピン
グリッドアレイ型の半導体装置がある。この半導体装置
については、１９８４年６月１１日発行、「日経エレク
トロニクス」別冊「マイクロデバイス（１１ｍ２）ＪＰ
１６０以下に説明されている。
形成することが行われる。その一つにパッケージ基板を
ガラス強化エポキシ樹脂基板（以下、ガラエボ基板とい
う、）等の積層樹脂基板で形成してなる、いわゆるピン
グリッドアレイ型の半導体装置がある。この半導体装置
については、１９８４年６月１１日発行、「日経エレク
トロニクス」別冊「マイクロデバイス（１１ｍ２）ＪＰ
１６０以下に説明されている。
前記半導体装置は安価であるという特徴を有しているが
、他の配線基板への実装を目的としてぺレットのみを搭
載するパッケージ構造からなるものである。
、他の配線基板への実装を目的としてぺレットのみを搭
載するパッケージ構造からなるものである。
それ故、半導体装置自体の多機能化に限界があり、また
前記半導体装置を実装してなる電子機器の多機能化、小
型化に限界があることが本発明者により見い出された。
前記半導体装置を実装してなる電子機器の多機能化、小
型化に限界があることが本発明者により見い出された。
本発明の目的は、半導体装置の多機能化ができる、さら
には該半導体装置の小型化ができる技術を提供すること
にある。
には該半導体装置の小型化ができる技術を提供すること
にある。
本発明の他の目的は、前記多機能化された半導体装置の
信号の処理速度を向上できる技術を提供することにある
。
信号の処理速度を向上できる技術を提供することにある
。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、ペレットが接合されている配線基板に電子部
品を実装することにより、同一基板にペレットと電子部
品とを備えた半導体装置を形成できることにより、半導
体装置の多機能化が達成されるものであり、またペレッ
トと電子部品とを近接できることにより、該半導体装置
の小型化が達成されるものである。
品を実装することにより、同一基板にペレットと電子部
品とを備えた半導体装置を形成できることにより、半導
体装置の多機能化が達成されるものであり、またペレッ
トと電子部品とを近接できることにより、該半導体装置
の小型化が達成されるものである。
また、ペレットと電子部品との近接により、該ペレット
と電子部品間の配線長を短縮できることより、信号処理
の高速化が達成されるものである。
と電子部品間の配線長を短縮できることより、信号処理
の高速化が達成されるものである。
〔実施例１〕
第１図は、本発明による実施例１である半導体装置を示
す、第２図のＩ−■切断面における断面図である。第２
図は、本実施例１の半導体装置を示す部分平面図である
。
す、第２図のＩ−■切断面における断面図である。第２
図は、本実施例１の半導体装置を示す部分平面図である
。
本実施例１の半導体装置は、下方に延在された外部端子
１が植設されている樹脂基板からなる配線基板２を有し
ており、該基板１の上面にはペレット３が接着剤で接合
されている。このペレット３はその周囲基板２の上面に
形成されている配線（図示せず、）とワイヤ４を介して
電気的に接続された状態で、耐湿性材料であるいわゆる
シリコーンゲル５で被覆され、さらにその周囲の基板１
上面に接着されているアルミニウム製キャップ６により
封止されている。
１が植設されている樹脂基板からなる配線基板２を有し
ており、該基板１の上面にはペレット３が接着剤で接合
されている。このペレット３はその周囲基板２の上面に
形成されている配線（図示せず、）とワイヤ４を介して
電気的に接続された状態で、耐湿性材料であるいわゆる
シリコーンゲル５で被覆され、さらにその周囲の基板１
上面に接着されているアルミニウム製キャップ６により
封止されている。
また、前記基板２には所定部に電子部品を実装するため
の電極穴７（第１図では図示せず、）が形成されており
、その電極穴７に外部端子を差し込んで、電子部品であ
るいわゆるＤＩＰ型の樹脂封止型半導体装置８およびピ
ングリッドアレイ型の半導体装置９が実装されている。
の電極穴７（第１図では図示せず、）が形成されており
、その電極穴７に外部端子を差し込んで、電子部品であ
るいわゆるＤＩＰ型の樹脂封止型半導体装置８およびピ
ングリッドアレイ型の半導体装置９が実装されている。
前記両手導体装置８，９の外部端子１０ａ、１０ｂは半
田（図示せず、）で固着されている。
田（図示せず、）で固着されている。
また、前記基板２に接合されているペレット３、該基板
２に実装されている半導体装置８および９は、それぞれ
基板２の上面または内部に形成されている配線（図示せ
ず、）を介して、電気的に接続されているものであり、
さらには外部端子ｌと電気的導通が達成されているもの
である。
２に実装されている半導体装置８および９は、それぞれ
基板２の上面または内部に形成されている配線（図示せ
ず、）を介して、電気的に接続されているものであり、
さらには外部端子ｌと電気的導通が達成されているもの
である。
以上説明した半導体装置自体は、前記外部端子１を介し
て電子機器等の実装基板１１に取り付けることにより使
用されるものである。その際、必要に応じ基板裏面の電
極孔に抵抗１２を取り付けることもできる。なお、第２
図において丸印で示すものはピングリッ□ドアレイ型半
導体装置９の外部端子１０ｂのヘッドと本実施例１の半
導体装置の外部端子１のヘッドである。
て電子機器等の実装基板１１に取り付けることにより使
用されるものである。その際、必要に応じ基板裏面の電
極孔に抵抗１２を取り付けることもできる。なお、第２
図において丸印で示すものはピングリッ□ドアレイ型半
導体装置９の外部端子１０ｂのヘッドと本実施例１の半
導体装置の外部端子１のヘッドである。
本実施例１の半導体装置は、前記の如く同一の基板２に
ペレット３とその付属部品として電子部品である半導体
装置８．９とを取り付けて形成されているため、半導体
装置自体の多機能化が可能である。したがって、半導体
装置自体がコンピュータ等の如きトータル機能を備えた
ものにすることができる。
ペレット３とその付属部品として電子部品である半導体
装置８．９とを取り付けて形成されているため、半導体
装置自体の多機能化が可能である。したがって、半導体
装置自体がコンピュータ等の如きトータル機能を備えた
ものにすることができる。
また、同じ理由によりペレット３をパフケージソゲして
実装する場合に比べ、該ペレット３と半導体装置８．９
とを近接させることができるため、多機能化された半導
体装置を小型化することができる。
実装する場合に比べ、該ペレット３と半導体装置８．９
とを近接させることができるため、多機能化された半導
体装置を小型化することができる。
さらに、同様の理由によりペレット３゛と半導体装置８
．９との間の配線の長さを短縮することができるので、
前記多機能化された半導体装置においては信号処理速度
の向上が達成される。
．９との間の配線の長さを短縮することができるので、
前記多機能化された半導体装置においては信号処理速度
の向上が達成される。
Ｃ実施例２〕
本発明による実施例２である半導体装置は、前記実施例
１と同様の機能を備えた半導体装置が、２段構造で形成
されているものである。
１と同様の機能を備えた半導体装置が、２段構造で形成
されているものである。
すなわち、前記実施例１の半導体装置を示す第ト図およ
び第２図において、ピングリフトアレイ型の半導体装置
９として示したものが、それ自体前記実施例１０半導体
装置と同様の半導体装置であるものである。
び第２図において、ピングリフトアレイ型の半導体装置
９として示したものが、それ自体前記実施例１０半導体
装置と同様の半導体装置であるものである。
したがって、本実施例２の半導体装置は、１つの半導体
装置でありながら多くのトータル機能を備えた構造にす
ることができるので、前記実施例１の半導体装置が有す
る効果をさらに増大させることができるものである。
装置でありながら多くのトータル機能を備えた構造にす
ることができるので、前記実施例１の半導体装置が有す
る効果をさらに増大させることができるものである。
（１）、ペレットが接合されている樹脂基板に電子部品
を実装することにより、ペレットと電子部品とを備えた
半導体装置を形成できるので、半導体装置の多機能化が
できる。
を実装することにより、ペレットと電子部品とを備えた
半導体装置を形成できるので、半導体装置の多機能化が
できる。
（２）、同一基板にペレットと電子部品とを取り付ける
ことにより、これらを近接して取り付けることができる
ので、前記ペレットをもパフケージングする場合に比べ
、多機能化された半導体装置を小型化できる。
ことにより、これらを近接して取り付けることができる
ので、前記ペレットをもパフケージングする場合に比べ
、多機能化された半導体装置を小型化できる。
（３）、前記（２）と同様の理由により、ペレットと電
子・部品間の配線長を短縮することができるので、多機
能化された半導体装置の信号処理速度を向上させること
ができる。
子・部品間の配線長を短縮することができるので、多機
能化された半導体装置の信号処理速度を向上させること
ができる。
（４）、前記（１）に記載した樹脂基板を２段以上の構
造にすることにより、半導体装置をさらに多機能化する
ことができる。
造にすることにより、半導体装置をさらに多機能化する
ことができる。
（５）、半導体装置を樹脂基板を用いて形成することよ
り、半導体装置を安価に製造できる。
り、半導体装置を安価に製造できる。
（６）、樹脂基板としてプリント基板を用いることによ
り、半導体装置の製造が容易である。
り、半導体装置の製造が容易である。
（７）、前記（１）および（２）より、半導体装置を実
装して形成される電子機器の小型化が達成される。
装して形成される電子機器の小型化が達成される。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、ベレー／ トが接合されている基板に実装さ
れる半導体装置としては差込実装用のものを示したが、
チップキャリア型またはフラットパッケージ型等の回付
実装用の半導体装置を実装してもよいことはいうまでも
ない。
れる半導体装置としては差込実装用のものを示したが、
チップキャリア型またはフラットパッケージ型等の回付
実装用の半導体装置を実装してもよいことはいうまでも
ない。
また、実施例２では、下段の樹脂基板の一部に上段の半
導体装置の樹脂基板が搭載される構造のものを示したが
、これに限らず、下段とほぼ同一形状の樹脂基板からな
る半導体装置を下段上面の全体を覆うように載置する構
造のものであってもよい。さらに２段構造に限らず３段
以上の多重構造であってもよい。
導体装置の樹脂基板が搭載される構造のものを示したが
、これに限らず、下段とほぼ同一形状の樹脂基板からな
る半導体装置を下段上面の全体を覆うように載置する構
造のものであってもよい。さらに２段構造に限らず３段
以上の多重構造であってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である、外部端子が樹脂基
板に植設されてなるピングリッドアレイ型半導体装置に
適用した場合について説明したが、それに限定されるも
のではなく、たとえば、樹脂基板にＤＩＰ型またはフラ
ットパッケージ型等の半導体装置に適用される外部端子
が取り付けられたものについて適用して有効な技術であ
る。
をその背景となった利用分野である、外部端子が樹脂基
板に植設されてなるピングリッドアレイ型半導体装置に
適用した場合について説明したが、それに限定されるも
のではなく、たとえば、樹脂基板にＤＩＰ型またはフラ
ットパッケージ型等の半導体装置に適用される外部端子
が取り付けられたものについて適用して有効な技術であ
る。
第１図は、本発明による実施例１である半導体装置を示
す、第２図のＩ−１切断面における断面図、 第２図は、本実施例１の半導体装置を示す部分平面図で
ある。 ｌ・・・外部端子、２・・・基板、３・・・ペレット、
４・・・ワイヤ、５・・・シリコーンゲル、６・・・キ
ャップ、７・・・電極穴、８．９・・・半導体装置（電
子部品）、１０ａ、１０ｂ・・・外部端子、１１・・・
実装基板、１２・・・抵抗。
す、第２図のＩ−１切断面における断面図、 第２図は、本実施例１の半導体装置を示す部分平面図で
ある。 ｌ・・・外部端子、２・・・基板、３・・・ペレット、
４・・・ワイヤ、５・・・シリコーンゲル、６・・・キ
ャップ、７・・・電極穴、８．９・・・半導体装置（電
子部品）、１０ａ、１０ｂ・・・外部端子、１１・・・
実装基板、１２・・・抵抗。
Claims (1)
- 【特許請求の範囲】 １、下方に延在された外部端子を有する１または２段以
上の配線基板からなり、各配線基板には１以上のペレッ
トが接合され、かつ１以上の電子部品が実装されてなる
半導体装置。 ２．２段以上の配線基板が、１または２以上からなる上
段の配線基板における前記外部端子を介して下段の配線
基板の全面または一部に搭載されていることを特徴とす
る特許請求の範囲第１項記載の半導体装置。 ３、ペレットが耐湿材料でコーティングされていること
を特徴とする特許請求の範囲第１項記載の半導体装置。 ４、ペレットがキャップで封止されていることを特徴と
する特許請求の範囲第１項記載の半導体装置。 ５、外部端子が、配線基板の裏面に、該裏面に対しほぼ
垂直に取り付けられていることを特徴とする特許請求の
範囲第１項記載の半導体装置。 ６、電子部品がパッケージ形成された半導体装置である
ことを特徴とする特許請求の範囲第１項記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1857285A JPS61177763A (ja) | 1985-02-04 | 1985-02-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1857285A JPS61177763A (ja) | 1985-02-04 | 1985-02-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61177763A true JPS61177763A (ja) | 1986-08-09 |
Family
ID=11975334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1857285A Pending JPS61177763A (ja) | 1985-02-04 | 1985-02-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61177763A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246258A (ja) * | 1989-03-20 | 1990-10-02 | Fujitsu Ltd | 集積回路装置およびその製造方法 |
| US5041899A (en) * | 1988-06-08 | 1991-08-20 | Fujitsu Limited | Integrated circuit device having an improved package structure |
| JPH05206378A (ja) * | 1992-01-30 | 1993-08-13 | Nec Kyushu Ltd | 半導体装置 |
-
1985
- 1985-02-04 JP JP1857285A patent/JPS61177763A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5041899A (en) * | 1988-06-08 | 1991-08-20 | Fujitsu Limited | Integrated circuit device having an improved package structure |
| JPH02246258A (ja) * | 1989-03-20 | 1990-10-02 | Fujitsu Ltd | 集積回路装置およびその製造方法 |
| JPH05206378A (ja) * | 1992-01-30 | 1993-08-13 | Nec Kyushu Ltd | 半導体装置 |
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