JPH0661746A

JPH0661746A - 半導体装置

Info

Publication number: JPH0661746A
Application number: JP5163253A
Authority: JP
Inventors: Attilio J Rainal; ジョセフライネルアティリオ
Original assignee: American Telephone and Telegraph Co Inc
Current assignee: AT&T Corp
Priority date: 1992-06-09
Filing date: 1993-06-08
Publication date: 1994-03-04
Anticipated expiration: 2013-08-13
Also published as: JP2786390B2; KR100256149B1; TW303547B; US5519353A; EP0574180B1; DE69313188T2; EP0574180A2; DE69313188D1; EP0574180A3

Abstract

(57)【要約】【目的】電力損失のペナルティ無しに誘導ノイズを本
質的に排除する平衡ドライバ回路を有する半導体装置を
提供することを目的とする。【構成】この平衡ドライバ回路は平衡伝送ラインを駆
動する従来の平衡ドライバ回路と似ているが、本発明の
平衡ドライバ回路は両端でインピーダンス整合され、且
つ、チップ中のエミッタ・ホロワの出力端と直列に接続
された抵抗を有する。それらの抵抗は終端抵抗からエミ
ッタ・ホロワの出力インピーダンスを減じたものと等し
い値を持つ。一次リード線及び二次リード線と呼ばれる
一対の信号リード線間のインピーダンスが上記終端抵抗
の和に等しい。二次リード線を流れる電流は、一次リー
ド線を流れる電流と同じ大きさを持つが逆の符合を持
つ。従って、共通接地リード線を流れる帰路電流は無視
できる量である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的には論理回路半
導体装置に関し、特に誘導ノイズを排除するチップ搭載
平衡ドライバを有する論理回路半導体装置に関する。

【０００２】

【従来の技術】回路間を相互接続する電気的接続ライン
の性能を制限する主なものに、同時にスイッチング動作
を行なう多くのドライバを持つ高速、高ピン・アウトの
集積回路（ＩＣ）チップを接続するときに遭遇する誘導
ノイズが有る。例えば、２５６×２５６のサイズのアレ
ーを単一のチップ上に作成することが可能であるが、し
かしそのように大きなアレーは、該チップ上の出力リー
ド線を駆動しているライン・ドライバによって誘導ノイ
ズが生成されるために実際的ではない。多数のドライバ
が同時に活性状態にあるとき、相当な過渡電流が接地回
路電源間配電系統のインダクタンスを通って流れ、電源
ライン及び接地ライン上に出現するノイズ・スパイクを
引き起こす。その結果による電源電圧レベル及び接地電
圧レベルの変動によって、デバイスに誤ったスイッチン
グ動作が起きてデータのエラーや損失が随伴する。

【０００３】これまでに、誘導ノイズを低減するために
幾つかの技術が提案されている。回路レベルでは、この
誘導ノイズは各ドライバのスイッチング動作時間を少し
ずつずらすことによって低減することができる。しか
し、スイッチング動作時間を少しずつずらすとスイッチ
ング速度が減じられる欠点が有り、且つ、クロック分配
が複雑化する欠点が有る。構造レベルでは、同時スィッ
チング規則（ＳＳＲ）と称される設計規準のような技術
が、チップ中で同時に起動される必要があるドライバの
数を限定するために使用可能である。このＳＳＲは同時
にスイッチング動作を行なうことができるドライバ回路
の数を制約し、その結果論理誤りが起きなくなる線形不
等式である。しかし、このＳＳＲによって強いられる制
約は機械サイクル時間ペナルティに変形され、且つ、装
置の性能評定に影響を及ぼす。従って、上記機械サイク
ルへの影響を最小にするために上記ＳＳＲが展開されて
いるときは、何らかの妥協が為されなければならない。

【０００４】また、誘導ノイズを低減するために利用さ
れる他のアプローチには、半田バンプ・リード線やテー
プ・オートメーテッド・ボンディング（ＴＡＢ）のよう
なチップ装着技術が包含されている。しかし、このＴＡ
Ｂの使用は実質的に従来のワイヤボンディングよりも費
用が掛かり、ワイヤ・ボンディング技術の信頼性をかち
得ていない。ワイヤ・ボンディングは大きな投資を伴う
成熟した信頼性の有る技術であるので、誘導ノイズを低
減し且つワイヤ・ボンディング技術を堅持するのに望ま
しい。

【０００５】

【発明が解決しようとする課題】従って、本発明は、電
力損失のペナルティ無しに誘導ノイズを本質的に排除す
る平衡ドライバ回路を提供することを目的とする。

【０００６】

【課題を解決するための手段】この平衡ドライバ回路は
平衡伝送ラインを駆動する従来の平衡ドライバ回路と似
ているが、本ドライバ回路は該伝送ラインに両端でイン
ピーダンス整合をもたらす。このインピーダンス整合は
チップ中のエミッタ・ホロワの出力端と直列に抵抗を接
続することによって達成される。それらの抵抗は終端抵
抗からエミッタ・ホロワの出力インピーダンスを減じた
ものと等しい値を持つ。それらの抵抗に接続された一次
リード線及び二次リード線と呼ばれる一対の信号リード
線が存在する。二次リード線を流れる電流は、一次リー
ド線を流れる電流と同じ大きさを持つが逆の符合を持
つ。従って、共通接地リード線を流れる帰路電流は無視
できる量である。この構成はＥＣＬ（エミッタ結合型論
理）技術、ＧａＡｓロジック技術及びＢｉＣＭＯＳ（バ
イポーラ相補型金属酸化膜半導体）ロジック技術を包含
する種々の同族のロジック類内で履行することができ
る。この平衡ドライバ回路はまた、印刷配線基板（ＰＷ
Ｂ）やマルチ・チップ・モジュール（ＭＣＭ）上の平衡
接続ラインを駆動しているときに別の目的のために使用
することが可能である。

【０００７】

【実施例】図１は、印刷配線基板（ＰＷＢ）１４上の不
平衡伝送ライン６を駆動するために使用される従来の方
法を示す図である。この図にはその回路のＡＣ部のみが
表示されており、従って、電源電圧、バイアス抵抗、電
圧プレーン及びバイパス・コンデンサは省略されてい
る。このような不平衡チップ・ドライバ回路１に関連す
る問題に、ドライバ集積回路チップ４中に存在するチッ
プ接地面８と印刷配線基板１４、即ち、各集積回路間の
電気的連絡を行なうＰＷＢ、ＭＣＭと関連するチップ接
地面１６との間に誘導過渡電位差が生じる問題がある。
接地電位に於けるこの電位差はドライバ電流の変化率、
スイッチング動作を行なっているチップ・ドライバの
数、及び接地帰路の合成インダクタンスに比例する。そ
の変化率の接地帰路電流Ｉgが、上記チップの受端装置
（図示せず）に在る終端抵抗１８から、接地スルー・ホ
ール２０、チップ接地面１６、そのチップの接地スルー
・ホール２２、ドライバ集積回路チップ４のボンディン
グ・ワイヤ２４の上の接地スルー・ホール２６を通り、
最終的にそのドライバ集積回路チップ４のチップ接地面
８へ流れる。それら二つのチップ接地面８及び１６の間
に誘起される誘導ノイズの大きさはＶnとして表わされ
ている。相互インダクタンスを無視すると、誘導ノイズ
は次式、即ち

【数１】
で近似して与えられる。なお、Ｌsは接地帰路の自己イ
ンダクタンスであり、ｎは同一の方向に同時にスイッチ
ングしているチップ・ドライバの数であり、Ｉはその信
号電流の変化率（ｍａ／ｎｓ）であり、Ｎgはそのチッ
プ上の接地リード線の数である。

【０００８】従って、ｎ＝８、Ｎg ＝３、Ｉ＝２
０ｍａ／ｎｓ、（即ち、１ｖ／（５０Ω）（１ｎｓ））
で、且つ、Ｌs ＝２．６２ｎＨ（即ち、１００ミルの
ワイヤ・ボンド）では、式（１）からＶn ＝１４０ｍ
Ｖの誘導ノイズがもたらされる。Ｖnのこの値は、漏話
が等量のノイズの一因となり得るので特に重要である。
更に、そのチップの立上がり時間が１ｎｓから０．１ｎ
ｓの値に低減されるとき、Ｖｎはその誘導ノイズが圧倒
的になるようにする程度の大きさだけ増大する。

【０００９】その誘導ノイズＶｎは、各不平衡ドライバ
回路２を図２に図示されているような平衡ドライバ回路
３０で置換することによって無視できる量に低減するこ
とが可能である。第一信号リード線３２、第二信号リー
ド線３４として与えられている一対のドライバ・リード
線が存在している。第一信号リード線３２と第二信号リ
ード線３４の対の対応関係は、パッド３６と３８まで、
及び接続装置中のチップ受端装置（図示せず）、即ち、
マルチ・チップ・モジュール（ＭＣＭ）内の他のＩＣ或
いはＰＷＢ上の他のＩＣまで持続されている。従って、
第二信号リード線３４に流れている電流は第一信号リー
ド線３２に流れている電流と同じ大きさを持つが逆符合
であり、従って誘導ノイズは生成されない。従来の平衡
チップ・ドライバ回路３１を使用する際の欠点は、不平
衡チップ・ドライバ回路１と比較して二倍の大きさの電
力が必要であることである。これ以上の詳細な考察は、
ここでの説明のための参照に供される１９９２年２月２
５日に出願された「外部チップ接続ラインの誘導ノイズ
を低減するための平衡回路（ＢａｌａｎｃｅｄＣｉｒ
ｃｕｉｔｒｙＦｏｒＲｅｄｕｃｉｎｇＩｎｄｕｃｔ
ｉｖｅＮｏｉｓｅＯｆＥｘｔｅｒｎａｌＣｈｉｐＩ
ｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ）」なる表題の米国特
許出願第０７／８４１１３９号に見いだすことができ
る。

【００１０】本発明は、不平衡チップ・ドライバ回路１
を、誘導ノイズを本質的に排除ししかも不平衡チップ・
ドライバ回路１と同じ量の電力を消失する平衡チップ・
ドライバ回路２８で置換するものである。これは、各不
平衡ドライバ回路２を図３及び図５に図示されている平
衡ドライバ回路３０で単に置換することによって達成さ
れる。平衡ドライバ回路３０は、各々が抵抗４４及び４
６と直列に接続されている二個のエミッタ・ホロワ出力
段４０及び４２から成っている。それら抵抗４４及び４
６は、各々が、一緒にして平衡伝送ラインと称される第
一信号リード線３２かまたは第二信号リード線３４の何
れかと直列に接続されている。平衡伝送ラインの信号リ
ード線３２及び３４は終端抵抗４８と５０とによって終
端されている。受端装置５３は終端抵抗４８及び５０と
並列に接続されている。

【００１１】平衡伝送ラインの各信号リード線３２及び
３４は両端がインピーダンス整合されている。エミッタ
・ホロワ出力段４０及び４２はＲoで与えられている出
力インピーダンスを持っている。終端抵抗４８及び５０
はＲBで与えられているいる値を持っている。抵抗４４
と４６とは、各々が終端抵抗４８または５０からエミッ
タ・ホロワ出力段４０及び４２の出力インピーダンスを
減じた値、即ち、ＲB− Ｒoで与えられる値を有する。

【００１２】上記一対の信号リード線３２及び３４は集
積回路の内部で接続されており、その結果、第二信号リ
ード線３４を流れる電流は、従来の平衡チップ・ドライ
バでの場合と同じく、第一信号リード線３２を流れる電
流と同じ大きさで逆の符合を持っている。従って、接地
帰路中では正味の電流変化率が存在せず、即ちＩg ＝０
であるので誘導ノイズは生成されず、Ｖn ＝０であ
る。更に、第一信号リード線３２と第二信号リード線３
４との間のＺBで与えられるインピーダンスは、終端抵
抗４８また５０の値の二倍に等しい。

【００１３】平衡チップ・ドライバ回路２８から消失さ
れる電力は、抵抗４４及び４６が付加されている結果、
不平衡チップ・ドライバ回路１から消失される電力損失
と等しい。抵抗４４及び４６の値は、終端抵抗４８或い
は５０からエミッタ・ホロワ出力段４０及び４２の出力
インピーダンスを減じたものに等しい値でなければなら
ない。電力損失が等しくなる条件の決定を次に説明す
る。

【００１４】図４及び図６は受端装置端でのみインピー
ダンス整合している従来の不平衡チップ・ドライバ回路
１を示す図である。この不平衡チップ・ドライバ回路１
はＲoで与えられている出力インピーダンス、Ｚoで与え
られているインピーダンスを持つ不平衡伝送ライン６、
ＲTで与えられている値を持つ終端抵抗５４、−ＶTで与
えられている電圧を持つ電源５２、及び受端装置５８か
ら成っている。−Ｖ1及び−Ｖ2はその回路に与えられる
二つの論理レベルを表わしている。不平衡チップ・ドラ
イバ回路１の出力部分によって消失される時間平均電力
損失は次の二式（２）、（３）で与えられる。

【数２】
即ち、

【数３】
不平衡チップ・ドライバ回路１の出力部分から消失され
る電力損失は、同様に次式（４）で与えられる。

【数４】
なお、ＰUiはそのチップの内部（即ち、エミッタ・ホロ
ワ出力段５６）で消失される平均不平衡電力損失であ
り、ＰUeはそのチップの外部（即ち、終端抵抗５４）で
消失される平均不平衡電力損失である。ＰUiは次式
（５）、即ち、

【数５】
で与えられ、ＰUeは次式（６）で与えられる。

【数６】

【００１５】抵抗４４と４６とを包含する平衡チップ・
ドライバ回路２８の出力部分で消失される電力損失は不
平衡部で消失される電力損失の二倍であると考えられる
が、ＲT ＝２ＲB − Ｒoであり、従って次式（７）及
び（８）が成立する。即ち、

【数７】

【数８】

【００１６】式（４）から演繹して、平衡チップ・ドラ
イバ回路２８の出力部分で消失される電力損失は次式
（９）で与えることができる。即ち、

【数９】
なお、ＰBiはそのチップの内部、即ちエミッタ・ホロワ
出力段４０と４２とで消失される平均平衡電力損失であ
り、ＰBeはそのチップの外部、即ち、四個の抵抗４４、
４６、４８、５０で消失される平均平衡電力損失であ
る。ＰBiは次式（１０）、即ち、

【数１０】
で与えられ、ＰBeは次式（１１）で与えられる。

【数１１】

【００１７】平衡チップ・ドライバ回路２８及び不平衡
チップ・ドライバ回路１の出力部分で消失される電力損
失が同じである制約条件を賦課することによって、式
（８）から、

【数１２】
即ち、

【数１３】
と

【数１４】
とが得られる。ここで、式（８）が一般的な集積回路
ドライバに於いて動作電圧ＶT、Ｖ2及びＶ1とは無関係
に保持される普遍的な計算結果であることが重要であ
る。

【００１８】この構成は、ＥＣＬ、ＢｉＣＭＯＳロジッ
ク（図３参照）及びＧａＡｓロジック（図５参照）を包
含する種々の同族のロジック類で履行することができ
る。例えば、ＥＣＬ技術を使用するときは、ＶTを２ボ
ルト、Ｖ2を１．７０５ボルト、Ｖ1を０．９５５ボル
ト、ＲTを５０オーム、Ｒoを６オームとする。提示され
たそれらの値を使用して、平衡ドライバ回路のみならず
不平衡ドライバ回路に於いても次の表に示す結果が得ら
れる。表６オームのＲoを持つＥＣＬドライバ回路の平均電力損失不平衡ドライバ平衡ドライバ（ＲT ＝５０Ω、Ｚo ＝５０Ω）（ＲB ＝５３Ω、ＺB ＝１０６Ω）ＰU ＝２６．８０ｍＷＰB ＝２６．８０ｍＷＰUi ＝１５．０１ＰBi ＝１５．０１ＰUe ＝１１．７９ＰBe ＝１１．７９

【００１９】不平衡ドライバ回路２及び平衡ドライバ回
路３０の出力部のうち、図３乃至図６では図示されてい
ない残りの部分は同等であり、同一の電力を消失する。
従って、ＰUi及びＰUeの値のみが、それぞれ終端抵抗５
０やエミッタ・ホロワ出力段４０及び４２で消失される
平均電力損失を占めている。チップ搭載ＥＣＬドライバ
回路の残りの部分で消失される電力損失を勘定に入れる
と、約２５ｍＷの共通電力損失がＰUiとＰBiとの両方に
付加されなければならない。図３に図示されているＥＣ
Ｌ技術は、図５に図示されているそれと匹敵し同様な結
果が得られるＧａＡｓ技術で置換することが可能であ
る。不平衡ＧａＡｓドライバ２及び平衡ＧａＡｓドライ
バ３０に於いて、ＶTが２ボルト、Ｖ2が１．９ボルト、
Ｖ1が０．４ボルト、ＲTが５０オーム、Ｒoが８オー
ム、ＲBが５４オームであると想定する。すると、上記
各式から、ＰUとＰBとが３４ｍＷになり、ＰUiとＰBiと
が８．３ｍＷになり、ＰUeとＰBeとが２５．７ｍＷにな
る。同様に、ＧａＡｓに於いては、ＰUi及びＰBiに包含
されていないチップ搭載ドライバの電力損失は、ＥＣＬ
技術に於ける２５ｍＷではなくて約２２５ｍＷであり、
これらＧａＡｓドライバはＥＣＬドライバより速い三倍
乃至五倍の速度で動作する。ＥＣＬロジック・レベルと
匹敵する高速のＣＭＯＳ（相補型金属酸化膜半導体）技
術を使用する履行でも、同様に、誘導ノイズを本質的に
排除する結果が得られる。しかし、その回路では不平衡
チップ・ドライバ回路１で消失される平均電力損失の二
倍が消失される。

【００２０】平衡チップ・ドライバ回路２８は、ワイヤ
・ボンディングという現在のチップ装着技術とともに用
い、従って、半田バンプ及びＴＡＢのような新しい低雑
音チップ装着技術を用いるだけでなく、多大な投資が為
されている自動ワイヤ・ボンディング設備を利用するこ
とが可能である。平衡チップ・ドライバ回路２８には、
大量のデジタル・ワードを約０．１ｎｓか、またはそれ
以下でスイッチングするために必要なデジタル・アーキ
テクチャを導入する備えが構じられている。漏話を低減
するのに確実な利益が有る１９９２年２月２５日に出願
された「外部チップ接続ラインの誘導ノイズを低減する
ための平衡回路（ＢａｌａｎｃｅｄＣｉｒｃｕｉｔｒ
ｙＦｏｒＲｅｄｕｃｉｎｇＩｎｄｕｃｔｉｖｅＮｏ
ｉｓｅＯｆＥｘｔｅｒｎａｌＣｈｉｐＩｎｔｅｒｃ
ｏｎｎｅｃｔｉｏｎｓ）」なる表題の米国特許出願第０
７／８４１１３９号に記載されているように、平衡チッ
プ・ドライバ回路２８がＰＷＢ１４及びＭＣＭ上の平衡
接続ラインを駆動するために使用されているときは、高
いノイズ免疫性及び基底ノイズの排除特性が得られる。
最後に、平衡チップ・ドライバ回路２８は高速のオプト
エレクトニクスに適し、且つ、ＭＣＭ上への高温超伝導
体接続ラインの導入や、高密度高性能の電子装置に適し
ている。

【００２１】上記平衡ドライバ回路は、本発明の原理を
適用することができる多くの実行可能な特定具体例のう
ちの極く僅かな例を例証するものである。エミッタ・ホ
ロワを他の平衡ドライバ形態のもので置換したり、或い
は集積回路中の抵抗４４及び４６を補償するような多数
且つ種々の他の構成が、本発明の精神から逸脱すること
無く、当業者によりこれらの原理に従って容易に案出す
ることが可能である。

【００２２】

【発明の効果】以上説明したように、本発明は、電力損
失のペナルティ無しに誘導ノイズを本質的に排除する平
衡ドライバ回路を提供することが可能となる利点があ
る。

【００２３】なお、特許請求の範囲に記載した参照符号
は、発明の容易なる理解のためのもので、その範囲を制
限するように理解されるべきものではない。

【図面の簡単な説明】

【図１】不平衡伝送ラインを駆動するために使用される
従来のＡＣ回路を示す図である。

【図２】平衡伝送ラインを駆動するために使用される従
来のＡＣ回路を示す図である。

【図３】チップ搭載ドライバ回路に対して一例としてＥ
ＣＬまたはＢｉＣＭＯＳロジックを使用する、本発明に
よる平衡ドライバ回路に対する出力回路を示す図であ
る。

【図４】チップ搭載ドライバ回路に対してＥＣＬまたは
ＢｉＣＭＯＳロジックを使用している不平衡ドライバ回
路に対する従来の出力回路を示す図である。

【図５】チップ搭載ドライバ回路に対してＧａＡｓロジ
ックを有する本発明による一例の平衡ドライバ回路に対
する出力回路を示す図である。

【図６】チップ搭載ドライバ回路に対してＧａＡｓロジ
ックを使用している不平衡ドライバ回路に対する従来の
出力回路を示す図である。

【符号の説明】

１不平衡チップ・ドライバ回路２不平衡ドライバ回路４ドライバ集積回路チップ６不平衡伝送ライン８チップ接地面１４印刷配線基板１６チップ接地面１８終端抵抗２０接地スルー・ホール２２接地スルー・ホール２４ボンディング・ワイヤ２６接地スルー・ホール２８平衡チップ・ドライバ回路３０平衡ドライバ回路３１従来の平衡チップ・ドライバ回路３２第一信号リード線３４第二信号リード線３６パッド３８パッド４０エミッタ・ホロワ出力段４２エミッタ・ホロワ出力段４４抵抗４６抵抗４８終端抵抗５０終端抵抗５２電源５３受端装置５４終端抵抗５６エミッタ・ホロワ出力段５８受端装置

Claims

【特許請求の範囲】

【請求項１】各々が出力インピーダンスＲoを有し、
且つ、出力端子を有する第一及び第二のエミッタ・ホロ
ワ出力段（４０、４２）と、それぞれ前記第一及び第二のエミッタ・ホロワ出力段の
出力端子に直列に接続されている第一及び第二の抵抗
（４４、４６）と、それぞれ前記第一及び第二の抵抗を介して前記第一及び
第二のエミッタ・ホロワ出力段の出力端子に直列に接続
され、且つ、各々が出力端が有する第一及び第二の伝送
ライン（３２、３４）と、前記第一及び第二の伝送ラインの出力端の間に直列に接
続された第一及び第二の終端抵抗（４８、５０）と、前記第一及び第二の終端抵抗の間に接続された電圧源
（５２）と、前記第一及び第二の伝送ラインの出力端の間に接続され
た受端装置（５３）とを有し、且つ、前記第一及び第二の終端抵抗の各々が、ＲBにほぼ等し
い抵抗を有し、前記第一及び第二の抵抗の各々が、ＲB − Ｒoにほぼ等
しい抵抗を有することを特徴とする半導体装置。
【請求項２】少なくとも前記第一及び第二のエミッタ
・ホロワ出力段が、エミッタ結合型論理を用いて実行さ
れることを特徴とする請求項１に記載の半導体装置。
【請求項３】少なくとも前記第一及び第二のエミッタ
・ホロワ出力段が、ＧａＡｓロジックを用いて実行され
ることを特徴とする請求項１に記載の半導体装置。
【請求項４】少なくとも前記第一及び第二のエミッタ
・ホロワ出力段が、バイポーラ相補型金属酸化物半導体
ロジックを用いて実行されることを特徴とする、請求項
１に記載の半導体装置。