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Die Erfindung betrifft eine integrierte Schaltungsanordnung.
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Mit dem steigenden Umfang an Datenübertragungen und den steigenden Taktfrequenzen von Computern werden Schaltungen, welche über eine höhere Bandbreite verfügen, benötigt. In integrierten Ausgangstreiber-Schaltungen wird die nutzbare Bandbreite meist durch parasitäre Kapazitäten wie zum Beispiel durch parasitäre Kapazitäten eines Datenausgangsanschlusses (Pad) und durch Induktivitäten einer Ausgangsleitung (Bond-Draht), welche üblicherweise an das Pad angeschlossen ist, begrenzt.
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Zur Erhöhung der Bandbreite wird gemäß dem Stand der Technik versucht die parasitären Kapazitäten möglichst klein zu halten, da sich hierdurch eine Erhöhung der zur Verfügung stehenden Bandbreite erreichen lässt. Schaltungsanordnungen gemäß dem Stand der Technik werden unter anderen in CML-Technik ausgebildet [1].
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Ein zweiter Ansatz zur Erhöhung der zur Verfügung stehenden Bandbreite gemäß dem Stand der Technik ist es, sogenannte Peaking Spulen zu verwenden [2]. Peaking Spulen sind Spulen (Induktivitäten), welche im Stromversorgungsteil einer Ausgangsschaltung angeordnet werden. Diese erhöhen ebenso wie das Auslegen eines Schaltkreises auf möglichst geringe parasitäre Kapazitäten die nutzbare Bandbreite einer Ausgangsschaltung. Eine schematische Ausgangsschaltung eines Differenzverstärkers mit integrierten Peaking Spulen gemäß dem Stand der Technik ist in 7 gezeigt.
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In 7 ist ein Ersatzschaltbild einer integrierten Schaltungsanordnung gemäß dem Stand der Technik dargestellt, welche als Ausgangsstufe einen Differenzverstärker 51 aufweist. Ein erster Daten-Eingang 1 des Differenzverstärkers 51 ist mit dem Gate eines ersten Transistors 2 gekoppelt, dessen einer Source/Drain Bereich mit einem ersten Knoten 3 gekoppelt ist und dessen zweiter Source/Drain Bereich mit einem zweiten Knoten 4 gekoppelt ist. Der zweite Knoten 4 bildet einen ersten Ausgangsanschluss des Differenzverstärkers 51. Der erste Knoten 3 ist mit einem Anschluss einer Stromquelle 5 und mit einem ersten Source/Drain Bereich eines zweiten Transistors 6 gekoppelt. Das Gate des zweiten Transistors 6 ist mit einem zweiten Daten-Eingang 7, welcher zweite Daten-Eingang differentiell zu dem ersten Daten-Eingang 1 ist, gekoppelt. Der zweite Source/Drain Bereich des zweiten Transistors 6 ist mit einem dritten Knoten 8 gekoppelt. Der dritte Knoten 8 bildet einen zweiten Ausgangsanschluss des Differenzverstärkers 51. Der zweite Knoten 4 ist mit einer ersten Peaking Spule 9 und einer ersten Leitung 10 gekoppelt, welche eine erste Leitung 10 von dem zweiten Knoten 4 des Differenzverstärkers 51 zu einem ersten Datenausgangsanschluss (Pad) 52 bildet. Die erste Peaking Spule 9 ist ferner mittels eines ersten Widerstandes 11 mit einem Anschluss einer Spannungsquelle 53 gekoppelt. Der dritte Knoten 8 ist mit einer zweiten Peaking Spule 12 und einer zweiten Leitung 13 gekoppelt, welche eine zweite Leitung 13 von dem dritten Knoten 8 des Differenzverstärkers 51 zu einem zweiten Datenausgangsanschluss (Pad) 54 bildet. Die zweite Peaking Spule 12 ist ferner mittels eines zweiten Widerstandes 14 mit dem zweiten Anschluss der Spannungsquelle gekoppelt.
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Der zweite Knoten 4 des Differenzverstärkers 51 ist mit einem vierten Knoten 15 gekoppelt. Der vierte Knoten 15 ist mit einer ersten Kapazität 16 gekoppelt, welche im Wesentlichen die parasitären Kapazitäten der Ausgangsschaltung (Transistor 2) repräsentiert. Weiterhin ist der vierte Knoten 15 mit einem fünften Knoten 17 gekoppelt. Der fünfte Knoten 17 ist mit einer zweiten Kapazität 18 gekoppelt, welche im wesentlichen die parasitären Kapazitäten des ersten Datenausgangsanschlusses 52 repräsentiert. Weiterhin ist der fünfte Knoten 17 mit einem ersten Daten-Ausgang 19 gekoppelt.
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Der dritte Knoten 8 des Differenzverstärkers 51 ist mit einem sechsten Knoten 20 gekoppelt. Der sechste Knoten 20 ist mit einer dritten Kapazität 21 gekoppelt, welche im Wesentlichen die parasitären Kapazitäten der Ausgangsschaltung (Transistor 6) repräsentiert. Weiterhin ist der sechste Knoten 20 mit einem siebten Knoten 22 gekoppelt. Der siebte Knoten 22 ist mit einer vierten Kapazität 23 gekoppelt, welche im Wesentlichen die parasitären Kapazitäten des zweiten Datenausgangsanschlusses 54 repräsentiert. Weiterhin ist der siebte Knoten 22 mit einem zweiten Daten-Ausgang 24 gekoppelt.
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Jedoch verursachen selbst bei Verwenden von Peaking Spulen, die parasitären Kapazitäten der Datenausgangsanschlüsse 52, 54 eine Verringerung der nutzbaren Bandbreite auf einen Wert unterhalb der intrinsischen Bandbreite der Schaltung. D. h. die nutzbare Bandbreite der Schaltung ist geringer als sie durch die verwendeten Art der Bauteile erreichbar wäre, wenn keine parasitären Kapazitäten auftreten würden.
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Aus
WO 00/51012 A1 ist ein Verbindungssystem bekannt, das Zugriff auf einen gemeinsamen Eingabe-/Ausgabe-Anschluss für mehrere Schaltkreis-Einheiten wie Treiber, Empfänger und Elektrostatische-Entladungs-Schutzeinrichtungen bereitstellt.
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Der Erfindung liegt das Problem zugrunde die zur Verfügung stehende Bandbreite einer Ausgangsschaltung zu erhöhen.
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Dieses Problem wird durch eine Vorrichtung gemäß dem unabhängigen Patentanspruch gelöst.
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Eine erfindungsgemäße integrierte Schaltungsanordnung weist eine Ausgangsschaltung mit einem ersten Ausgangsanschluss und einem zweiten Ausgangsanschluss, an welchen Datensignale bereitstellbar sind, und einen ersten Datenausgangsanschluss und einen zweiten Datenausgangsanschluss auf, wobei zwischen dem ersten Ausgangsanschluss und dem ersten Datenausgangsanschluss eine Induktivität geschaltet ist, wobei die erste Induktivität so ausgebildet ist, dass sie gemeinsam mit dem ersten Datenausgangsanschluss einen ersten Frequenzfilter mit einem vorgegebenen Frequenzband bildet, wobei zwischen dem zweiten Ausgangsanschluss und dem zweiten Datenausgangsanschluss mindestens eine zweite Induktivität geschaltet ist, welche mit der ersten Induktivität induktiv gekoppelt ist, wobei die zweite Induktivität so ausgebildet ist, dass sie gemeinsam mit dem zweiten Datenausgangsanschluss einen zweiten Frequenzfilter mit dem vorgegebenen Frequenzband bildet, wobei mindestens eine der ersten Induktivität und der zweiten Induktivität eine monolithisch integrierte Induktivität ist, wobei die Ausgangsschaltung derart eingerichtet ist, dass an dem ersten Ausgangsanschluss und dem zweiten Ausgangsanschluss ein differentielles Datensignal bereitstellbar ist.
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Mittels der erfindungsgemäßen Schaltungsanordnung wird eine Schaltungsanordnung geschaffen, welche eine größere nutzbare Bandbreite für Datensignale zur Verfügung stellt. Dies geschieht mittels des vorteilhaften Ausbildens einer seriellen Induktivität in einem Zweig der Schaltung, welcher den mindestens ersten Ausgangsanschluss mit dem mindestens ersten Datenausgangsanschluss koppelt. Diese Induktivität bildet zusammen mit einer parasitären Kapazität des Datenausgangsanschlusses anschaulich ein Filter, welches die nutzbare Bandbreite der Schaltungsanordnung erhöht.
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Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
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Die Ausgangsschaltung der erfindungsgemäßen Schaltungsanordnung weist einen zweiten Ausgangsanschluss auf. Ferner weist die Schaltungsanordnung einen zweiten Datenausgangsanschluss auf, wobei zwischen den zweiten Datenausgangsanschluss und dem zweiten Ausgangsanschluss mindestens eine zweite Induktivität geschaltet ist.
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Ferner ist die erste Induktivität der erfindungsgemäßen Schaltungsanordnung so ausgebildet, dass sie gemeinsam mit dem ersten Datenausgangsanschluss ein erstes Frequenzfilter bildet, welches ein vorgegebenes Frequenzband aufweist, und die zweite Induktivität der erfindungsgemäßen Schaltungsanordnung ist so ausgebildet, dass sie gemeinsam mit dem zweiten Datenausgangsanschluss ein zweites Frequenzfilter bildet, welches das vorgegebene Frequenzband aufweist. Dies wird dadurch erreicht, dass die zwischengeschaltete erste Induktivität und die zwischengeschaltete zweite Induktivität so ausgebildet sind, dass die sich in Verbindung mit den Kapazitäten der ersten bzw. zweiten Datenausgangsanschlüsse ergebenden Filter eine Resonanzfrequenz aufweisen, welche mit dem verwendeten Frequenzband der Schaltungsanordnung korrespondiert.
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Vorzugsweise ist das Filter so eingerichtet, dass das vorgegebene Frequenzband im Bereich von 1 GHz bis 100 GHz liegt. Besonders bevorzugt ist das Filter so eingerichtet, dass das Frequenzband im Bereich von 10 GHz bis 20 GHz liegt.
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Vorzugsweise ist, wenn in der integrierten Schaltungsanordnung mehrere parasitäre Kapazitäten ausgebildet sind, mittels jeder parasitären Kapazität und mittels einer entsprechenden Induktivität ein Filter ausgebildet. Die integrierte Schaltungsanordnung weist dann zwischen dem mindestens ersten Ausgangsanschluss und dem mindestens ersten Datenausgangsanschluss mehrere Frequenzfilter, welche in Serie gekoppelt sind, auf. Die Frequenzfilter werden jeweils aus einer Induktivität und einer parasitären Kapazität gebildet, welche durch elektronische Bauelemente verursacht werden, welche in die Verbindung zwischen dem Ausgangsanschluss der Ausgangsschaltung und dem Datenausgangsanschluss gekoppelt sind. Dies können z. B. Elektrostatic-Discharge-Vorrichtungen (ESD) sein, welche dazu verwendet werden, die integrierte Schaltungsanordnung vor äußeren Ladungen zu schützen.
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Die Ausgangsschaltung ist derart eingerichtet, dass an dem ersten Ausgangsanschluss und dem zweiten Ausgangsanschluss ein differentielles Signal bereitstellbar ist.
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Ferner ist, wenn von der Ausgangsschaltung am ersten Ausgangsanschluss und am zweiten Ausgangsanschluss ein differentielles Signal bereitgestellt ist, die mindestens eine erste Induktivität mit der mindestens einen zweiten Induktivität gekoppelt.
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Mittels einer Kopplung von jeweils zwei Induktivitäten, wobei eine erste Induktivität in der Kopplung zwischen dem ersten Ausgangsanschluss und dem ersten Datenausgangsanschluss und eine zweite Induktivität in der Kopplung zwischen dem zweiten Ausgangsanschluss und dem zweiten Datenausgangsanschluss eingeschaltet ist, ergibt sich bei einem differentiellen Signal der Vorteil, dass jeweils beiden Datensignalen beide Induktivitäten zur Verfügung stehen. Dies führt dazu, dass es möglich ist, bei geringerer verfügbarer Chipfläche die gleiche Induktivität auszubilden. Auf diese Weise kann eine erhebliche Chipfläche eingespart werden.
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Mindestens eine Induktivität ist eine monolithisch, integrierte Induktivität. Besonders vorzugsweise sind alle Induktivitäten als monolithisch, integrierte Induktivitäten ausgebildet.
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Die Ausgangsschaltung der integrierten Schaltungsanordnung kann jede breitbandige Ausgangsstufe sein. Vorzugsweise weist die Ausgangsschaltung einen Differenzverstärker oder einen Multiplexer auf.
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Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
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Es zeigen:
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1 ein schematisches Schaltbild einer Schaltungsanordnung gemäß einem ersten Ausführungsbeispiel der Erfindung;
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2 ein schematisches Schaltbild einer Schaltungsanordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung;
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3 ein schematisches Schaltbild einer Schaltungsanordnung gemäß einem dritten Ausführungsbeispiel der Erfindung;
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4 ein schematisches Schaltbild einer Schaltungsanordnung gemäß einem vierten Ausführungsbeispiel der Erfindung;
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5 ein Diagramm, welches für eine Schaltungsanordnung mit und ohne Serieninduktivität die Verläufe eines Signals über eine Frequenz des Signals zeigt;
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6A ein Augendiagramm für eine Schaltungsanordnung ohne Peaking Spulen gemäß dem Stand der Technik;
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6B ein Augendiagramm für eine Schaltungsanordnung mit Peaking Spulen gemäß dem Stand der Technik;
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6C ein Augendiagramm für eine erfindungsgemäße Schaltungsanordnung mit Peaking Spulen und seriellen Induktivitäten; und
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7 ein schematisches Schaltbild einer Ausgangsstufe gemäß dem Stand der Technik.
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In 1 ist ein erstes Ausführungsbeispiel einer integrierten Schaltungsanordnung 150 dargestellt, welche als Ausgangsstufe einen Differenzverstärker 151 auf CMOS Basis aufweist. Ein erster Daten-Eingang 101 des Differenzverstärkers 151 ist mit dem Gate eines ersten Transistors 102 gekoppelt, dessen einer Source/Drain Bereich mit einem ersten Knoten 103 gekoppelt ist und dessen zweiter Source/Drain Bereich mit einem zweiten Knoten 104 gekoppelt ist. Der zweite Knoten 104 bildet einen ersten Ausgangsanschluss des Differenzverstärkers 151. Der erste Knoten 103 ist mit einem Anschluss einer Stromquelle 105 und mit einem ersten Source/Drain Bereich eines zweiten Transistors 106 gekoppelt. Das Gate des zweiten Transistors 106 ist mit einem zweiten Daten-Eingang 107, welcher zweite Daten-Eingang 107 differentiell zu dem ersten Daten-Eingang 101 ist, gekoppelt. Der zweite Source/Drain Bereich des zweiten Transistors 106 ist mit einem dritten Knoten 108 gekoppelt. Der dritte Knoten 108 bildet einen zweiten Ausgangsanschluss des Differenzverstärkers 151. Der zweite Knoten 104 ist mit einer ersten Peaking Spule 109 und einer ersten Leitung 110 gekoppelt, welche eine erste Leitung 110 von dem zweiten Knoten 104 des Differenzverstärkers 151 zu einem ersten Datenausgangsanschluss (Pad) 152 bildet. Die erste Peaking Spule 109 ist ferner mittels eines ersten Widerstandes 111 mit einem Anschluss einer Spannungsquelle 153 gekoppelt. Der dritte Knoten 108 ist mit einer zweiten Peaking Spule 112 und einer zweiten Leitung 113 gekoppelt, welche eine zweite Leitung 113 von dem zweiten Ausgangsanschluss 108 des Differenzverstärkers 151 zu einem zweiten Datenausgangsanschluss (Pad) 154 bildet. Die zweite Peaking Spule 112 ist ferner mittels eines zweiten Widerstandes 114 mit dem Anschluss der Spannungsquelle 153 gekoppelt.
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Der zweite Knoten 104 des Differenzverstärkers 151 ist mit einem vierten Knoten 115 gekoppelt. Der vierte Knoten 115 ist mit einer ersten Kapazität 116 gekoppelt, welche im Wesentlichen die parasitären Kapazitäten der Ausgangsschaltung (Transistor 102) repräsentiert. Weiterhin ist der vierte Knoten 115 mit einer ersten seriellen, monolithischen Induktivität 125 gekoppelt. Die erste serielle, monolithische Induktivität 125 ist mit einem fünften Knoten 117 gekoppelt. Der fünfte Knoten 117 ist mit einer zweiten Kapazität 118 gekoppelt, welche im Wesentlichen die parasitären Kapazitäten des ersten Datenausgangsanschlusses 152 repräsentiert. Weiterhin ist der fünfte Knoten 117 mit einem ersten Daten-Ausgang 119 gekoppelt.
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Der dritte Knoten 108 des Differenzverstärkers 151 ist mit einem sechsten Knoten 120 gekoppelt. Der sechste Knoten 120 ist mit einer dritten Kapazität 121 gekoppelt, welche im Wesentlichen die parasitären Kapazitäten der Ausgangsschaltung (Transistor 106) repräsentiert. Weiterhin ist der sechste Knoten 20 mit einer zweiten seriellen, monolithischen Induktivität 126 gekoppelt. Die zweite serielle, monolithische Induktivität 126 ist mit einem siebten Knoten 122 gekoppelt. Der siebte Knoten 122 ist mit einer vierten Kapazität 123 gekoppelt, welche im Wesentlichen die parasitären Kapazitäten des zweiten Datenausgangsanschlusses 154 repräsentiert. Weiterhin ist der siebte Knoten 122 mit einem zweiten Daten-Ausgang 124 gekoppelt.
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Die erste Kapazität 116, die zweite Kapazität 118 und die erste serielle Induktivität 125 bilden gemeinsam ein erstes π-Filter. Die dritte Kapazität 121, die vierte Kapazität 123 und die zweite serielle Induktivität 126 bilden gemeinsam ein zweites π-Filter. Mittels dieser π-Filter wird die nutzbare Bandbreite der Ausgangsschaltung (Differenzverstärker) erhöht.
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In einem Ausführungsbeispiel, welches auf eine Frequenz von 20 GHz ausgelegt ist, haben, für einen Ausgangswiderstand von 50 Ω ausgelegt, die beiden Peaking Spulen 109 und 112 jeweils eine Induktivität von 0,25 nH, die parasitären Kapazitäten der Transistoren 102 und 106 betragen 50 fF und die beiden seriellen Induktivitäten 125 und 126 eine Induktivität von 0,15 nH.
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Die erfindungsgemäße Lehre ist für alle breitbandigen Ausgangsschaltungen zum Erhöhen der Bandbreite der Ausgangsschaltung anwendbar.
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Als zweites Ausführungsbeispiel der Erfindung ist in 2 das Ersatzschaltbild eines Multiplexers 251 auf CMOS Basis als Ausgangsstufe der Schaltungsanordnung 250 dargestellt, welcher in seinem Ausgangsanschluss erfindungsgemäße serielle, monolithische Induktivitäten aufweist.
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Ein erster Daten-Eingang 201 ist mit dem Gate eines ersten Transistors 202 gekoppelt, dessen erster Source/Drain Bereich mit einem ersten Knoten 203 gekoppelt ist und dessen zweiter Source/Drain Bereich mit einem zweiten Knoten 204 gekoppelt ist. Der erste Knoten 203 ist mit einem ersten Source/Drain Bereich eines zweiten Transistors 235 gekoppelt. Das Gate des zweiten Transistors 235 ist mit einem zweiten Daten-Eingang 205 gekoppelt, welcher differentiell zum ersten Daten-Eingang 201 ist. Ein zweiter Source/Drain Bereich des zweiten Transistors 235 ist mit einem sechsten Knoten 206 gekoppelt. Ferner ist der erste Knoten 203 mit einem ersten Source/Drain Bereich eines dritten Transistors 207 gekoppelt. Das Gate des dritten Transistors 207 ist mit einem ersten Takteingang 208 gekoppelt. Der zweite Source/Drain Bereich des dritten Transistors 207 ist mit einem dritten Knoten 236 gekoppelt. Der dritte Knoten 236 ist mit einem Anschluss einer Stromquelle 209 und mit einem ersten Source/Drain Bereich eines vierten Transistors 210 gekoppelt. Das Gate des vierten Transistors 210 ist mit einem zweiten Takteingang 211, welcher zweite Takteingang 211 differentiell zu dem ersten 208 Takteingang ist, gekoppelt. Der zweite Source/Drain Bereich des vierten Transistors 210 ist mit einem vierten Knoten 212 gekoppelt. Der vierte Knoten 212 ist mit einem ersten Source/Drain Bereich eines fünften Transistors 213 und mit einem ersten Source/Drain Bereich eines sechsten Transistors 214 gekoppelt. Das Gate des fünften Transistors 213 ist mit einem dritten Daten-Eingang 215 gekoppelt. Ein zweiter Source/Drain Bereich des fünften Transistors 213 ist mit einem fünften Knoten 216 gekoppelt. Der fünfte Knoten 216 bildet einen ersten Ausgangsanschluss 216 des Multiplexers 251. Das Gate des sechsten Transistors 214 ist mit einem vierten Daten-Eingang 237 gekoppelt, welcher zu dem dritten Daten-Eingang 215 differentiell ist. Ein zweiter Source/Drain Bereich des sechsten Transistors 214 ist mit dem sechsten Knoten 206 gekoppelt. Der sechste Knoten 206 bildet einen zweiten Ausgangsanschluss 206 des Multiplexers 251.
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Der zweite Knoten 204 ist mit dem fünften Knoten 216 gekoppelt. Ferner ist der zweite Knoten 204 mit einer ersten Peaking Spule 217 gekoppelt. Die erste Peaking Spule 217 ist ferner mittels eines ersten Widerstandes 218 mit einem Anschluss einer Spannungsquelle 253 gekoppelt.
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Der fünfte. Knoten 216 ist ferner mit einer ersten Leitung 219 gekoppelt, welche eine erste Leitung 219 von dem fünften Knoten 216 des Multiplexers 251 zu einem ersten Datenausgangsanschluss 252 bildet Der sechste Knoten 206 ist ferner mit einer zweiten Peaking Spule 220 und einer zweiten Leitung 221 gekoppelt, welche eine zweite Leitung 221 von dem sechsten Knoten 206 des Multiplexers 251 zu einem zweiten Datenausgangsanschluss 254 bildet. Die zweite Peaking Spule 220 ist ferner mittels eines zweiten Widerstandes 222 mit dem Anschluss der Spannungsquelle 253 gekoppelt.
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Der fünfte Knoten 216 ist mit einem siebten Knoten 223 gekoppelt. Der siebte Knoten 223 ist mit einer ersten Kapazität 224 gekoppelt, welche im Wesentlichen die parasitären Kapazitäten der Ausgangsschaltung (Transistoren) repräsentiert. Weiterhin ist der siebte Knoten 223 mit einer ersten seriellen, monolithischen Induktivität 225 gekoppelt, welche ferner mit einem achten Knoten 226 gekoppelt ist. Der achte Knoten 226 ist mit einer zweiten Kapazität 227 gekoppelt, welche im Wesentlichen die parasitären Kapazitäten des ersten Datenausgangsanschlusses 252 repräsentiert. Weiterhin ist der achte Knoten 226 mit einem ersten Daten-Ausgang 228 gekoppelt.
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Der sechste Knoten 206 ist mit einem neunten Knoten 229 gekoppelt. Der neunte Knoten 229 ist mit einer dritten Kapazität 230 gekoppelt, welche im Wesentlichen die parasitären Kapazitäten der Ausgangsschaltung (Transistoren) repräsentiert. Weiterhin ist der neunte Knoten 229 mit einer zweiten seriellen, monolithischen Induktivität 231 gekoppelt, welche ferner mit einem zehnten Knoten 232 gekoppelt ist. Der zehnte Knoten 232 ist mit einer vierten Kapazität 233 gekoppelt, welche im Wesentlichen die parasitären Kapazitäten des zweiten Datenausgangsanschlusses 254 repräsentiert. Weiterhin ist der zehnte Knoten 232 mit einem zweiten Daten-Ausgang 234 gekoppelt.
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In 3 ist ein drittes Ausführungsbeispiel der Erfindung gezeigt. Das Ausführungsbeispiel gleicht dem ersten Ausführungsbeispiel der Erfindung in 1, außer in zwei Punkten. Erstens ist der fünfte Knoten 117 mit einer fünften Kapazität 327 und einer dritten seriellen, monolithischen Induktivität 328 gekoppelt. Die dritte serielle, monolithische Induktivität 328 ist mit einem achten Knoten 329 gekoppelt, welcher mit dem ersten Daten-Ausgang 119 und der zweiten Kapazität 118 gekoppelt ist. Zweitens ist der siebte Knoten 122 mit einer sechsten Kapazität 330 und einer vierten seriellen, monolithischen Induktivität 331 gekoppelt. Die vierte serielle, monolithische Induktivität 331 ist mit einem neunten Knoten 332 gekoppelt, welcher mit dem zweiten Daten-Ausgang 124 und der vierten Kapazität 123 gekoppelt ist. Die fünfte Kapazität 327 und sechste Kapazität 330 stellen parasitäre Kapazitäten dar, welche z. B. durch Elektrostatic-Discharge-Vorrichtung (ESD) 333 verursacht werden, welche ESD dazu verwendet werden, die integrierte Schaltungsanordnung vor äußeren Ladungen zu schützen.
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Im dritten Ausführungsbeispiel ist mittels der ersten Kapazität 116, der fünften Kapazität 327 und der ersten seriellen, monolithischen Induktivität 125 ein erstes π-Filter ausgebildet. Mittels der fünften Kapazität 327, der zweiten Kapazität 118 und der dritten seriellen, monolithischen Induktivität 328 ist ein zweites π-Filter ausgebildet. Mittels der dritten Kapazität 121, der sechsten Kapazität 330 und der zweiten seriellen, monolithischen Induktivität 126 ist ein drittes π-Filter ausgebildet. Mittels der sechsten Kapazität 330, der vierten Kapazität 123 und der vierten seriellen, monolithischen Induktivität 331 ist ein viertes π-Filter ausgebildet.
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Das erste π-Filter ist mit dem zweiten π-Filter in Serie geschaltet. Das dritte π-Filter ist mit dem vierten π-Filter in Serie geschaltet.
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In 4 ist ein viertes Ausführungsbeispiel der Erfindung gezeigt. Das Ausführungsbeispiel gleicht dem ersten Ausführungsbeispiel der Erfindung in 2, außer dass im vierten Ausführungsbeispiel die erste serielle, monolithische Induktivität 125 mit der zweiten seriellen, monolithischen Induktivität 126 gekoppelt ist.
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Die Kopplung der beiden seriellen, monolithischen Induktivitäten hat bei einem differentiellen Ausgangssignal, welches von der Ausgangsschaltung bereitgestellt wird, den Vorteil, dass bei gleicher zur Verfügung stehender Induktivität Platz eingespart werden kann, da die Induktivitäten 125 und 126 für beide Ausgangssignale der Ausgangsstufe zur Verfügung stehen.
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In 5 sind die Ergebnisse von Simulationen miteinander verglichen. Es ist die am Ausgang der Schaltungsanordnung zur Verfügung stehenden Spannung (Signalstärke) über die Frequenz des Signals aufgetragen. Eine erste Simulation 501 wurde für eine Schaltungsanordnung gemäß dem Stand der Technik ohne eine serielle, monolithische Induktivität durchgeführt. Eine zweite Simulation 502 wurde für eine Schaltungsanordnung gemäß dem ersten Ausführungsbeispiel der Erfindung durchgeführt. Man erkennt deutlich, dass in der erfindungsgemäßen Schaltungsanordnung die Signalhöhe einen steileren Abfall 503 bei hohen Frequenzen zeigt. Dieser steilere Abfall 503 tritt aber erst bei höheren Frequenzen auf, als bei einer Schaltungsanordnung gemäß dem Stand der Technik. Die Erhöhung des Signals in der erfindungsgemäßen Schaltungsanordnung zwischen etwa 30 GHz und etwa 50 GHz führt dazu, dass die zur Verfügung stehende Bandbreite deutlich vergrößert wird. Das Schaubild zeigt somit, dass das Verwenden einer seriellen, monolithischen Induktivität die verwendbare Bandbreite einer Ausgangsstufe deutlich erhöht.
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In 6A ist ein sogenanntes Augendiagramm einer simulierten Schaltungsanordnung gemäß dem Stand der Technik ohne Peaking Spulen gezeigt. Die wichtigen Parameter eines Datensignals lassen sich aus dem Augendiagramm ableiten. Das Augendiagramm entsteht durch die Überlagerung von gleichartigen ”1” und ”0” Folgen des Datensignals auf einem Schirm eines Oszilloskops. Die Augendarstellung zeigt durch die Überlagerung vieler einzelner Bits in der Regel ein unscharfes Bild. Ursache sind die vorhandenen Überschwinger und ein durch eine Bandbegrenzung hervorgerufene Signaljitter. 6A zeigt einen relativ flachen Anstieg des Signals. Das sogenannte Auge weist daher nur eine relativ geringe Öffnung auf.
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In 6B ist ein sogenanntes Augendiagramm einer simulierten Schaltungsanordnung gemäß dem Stand der Technik mit Peaking Spulen gezeigt. Im Gegensatz zu 6A ist das Auge in 6B weiter geöffnet. Dies zeigt eine Verbesserung der Qualität der Schaltungsanordnung an. Der Anstieg des Signals ist jedoch weiterhin flach bzw. langsam. Dies bedeutet, dass ein Erreichen einer Schwelle, welches Erreichen als ein Signal gewertet wird, erst nach einer gewissen Zeit erzielt wird.
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In 6C ist ein sogenanntes Augendiagramm einer simulierten Schaltungsanordnung gemäß dem ersten Ausführungsbeispiel der Erfindung gezeigt. Das dargestellte Auge ist weit geöffnet. Der Anstieg des Signals im Anfangsbereich des Auges ist wesentlich steiler als in 6B. Die erfindungsgemäße Schaltungsanordnung mit mindestens einer seriellen, monolithischen Induktivität erhöht das nutzbare Frequenzband deutlich. Man erkennt auch, dass eine Abtastrate des Signals und damit eine Datenübertragungsrate erhöht werden könnte, da die Signaljitter klein und die Steilheit des Anstieges des Signals ausreichend sind, um die Abtastrate zu erhöhen.
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Zusammenfassend schafft die Erfindung eine Schaltungsanordnung einer Ausgangsstufe, welche anschaulich mittels mindestens einer monolithischen Induktivität, welche in Serie mit der Ausgangsschaltung geschaltet ist, die verwendbare Bandbreite der Ausgangsstufe deutlich erhöht, wenn das limitierende Element für die Bandbreite die parasitären Kapazitäten sind.
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Die Erfindung kann für alle Arten von breitbandigen Ausgangsschaltungen, z. B. auch für Treiberschaltungen oder Latch-Schaltungen, verwendet werden, welche z. B. in CML-Technik unter Verwenden von bipolaren Transistoren ausgebildet sein können. Die Erfindung ist ferner für jede beliebige Halbleitertechnologie, wie z. B. SiGe, InP, GaAs oder andere Verbindungshalbleiter, auf welcher man Induktivitäten realisieren kann, anwendbar.
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In diesem Dokument sind folgende Dokumente zitiert:
[1] An MOS Current Mode Logic (MCML) Circuit for Low-Power GHz Processors, M. Yamashina and H. Yamada, NEC Res. & Develop., 36, No. 1 (1995), pp. 54–62
[2] 40-Gb/s High-Power Modulator Driver IC for Lightwave Communication Systems, Z. Lao et al., IEEE Journal of Solid-State Circuits, 33, No. 10 (1998), pp. 1520–1526
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Bezugszeichenliste
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- 1
- erster Daten-Eingang
- 2
- erster Transistor
- 3
- erster Knoten
- 4
- zweiter Knoten
- 5
- Spannungsquelle
- 6
- zweiter Transistor
- 7
- zweiter Daten-Eingang
- 8
- dritter Knoten
- 9
- erste Peaking Spule
- 10
- erste Leitung
- 11
- erster Widerstand
- 12
- zweite Peaking Spule
- 13
- zweite Leitung
- 14
- zweiter Widerstand
- 15
- vierter Knoten
- 16
- erste Kapazität
- 17
- fünfter Knoten
- 18
- zweite Kapazität
- 19
- erster Daten-Ausgang
- 20
- sechster Knoten
- 21
- dritte Kapazität
- 22
- siebter Knoten
- 23
- vierte Kapazität
- 24
- zweiter Daten-Ausgang
- 50
- Schaltungsanordnung
- 51
- Differenzverstärker
- 52
- erster Datenausgangsanschluss
- 53
- Spannungsquelle
- 54
- zweiter Datenausgangsanschluss
- 101
- erster Daten-Eingang
- 102
- erster Transistor
- 103
- erster Knoten
- 104
- zweiter Knoten
- 105
- Spannungsquelle
- 106
- zweiter Transistor
- 107
- zweiter Daten-Eingang
- 108
- dritter Knoten
- 109
- erste Peaking Spule
- 110
- erste Leitung
- 111
- erster Widerstand
- 112
- zweite Peaking Spule
- 113
- zweite Leitung
- 114
- zweiter Widerstand
- 115
- vierter Knoten
- 116
- erste Kapazität
- 117
- fünfter Knoten
- 118
- zweite Kapazität
- 119
- erster Daten-Ausgang
- 120
- sechster Knoten
- 121
- dritte Kapazität
- 122
- siebter Knoten
- 123
- vierte Kapazität
- 124
- zweiter Daten-Ausgang
- 125
- erste serielle, monolithische Induktivität
- 126
- zweite serielle, monolithische Induktivität
- 150
- Schaltungsanordnung
- 151
- Differenzverstärker
- 152
- erster Datenausgangsanschluss
- 153
- Spannungsquelle
- 154
- zweiter Datenausgangsanschluss
- 201
- erster Daten-Eingang
- 202
- erster Transistor
- 203
- erster Knoten
- 204
- zweiter Knoten
- 205
- zweiter Daten-Eingang
- 206
- sechster Knoten
- 207
- dritter Transistor
- 208
- erster Clockeingang
- 209
- Spannungsquelle
- 210
- vierter Transistor
- 211
- zweiter Clockeingang
- 212
- vierter Knoten
- 213
- fünfter Transistor
- 214
- sechster Transistor
- 215
- dritter Daten-Eingang
- 216
- fünfter Knoten
- 217
- erste Peaking Spule
- 218
- erster Widerstand
- 219
- erste Leitung
- 220
- zweite Peaking Spule
- 221
- zweite Leitung
- 222
- zweiter Widerstand
- 223
- siebter Knoten
- 224
- erste Kapazität
- 225
- erste serielle, monolithische Induktivität
- 226
- achter Knoten
- 227
- zweite Kapazität
- 228
- erster Daten-Ausgang
- 229
- neunter Knoten
- 230
- dritte Kapazität
- 231
- zweite serielle, monolithische Induktivität
- 232
- zehnter Knoten
- 233
- vierte Kapazität
- 234
- zweiter Daten-Ausgang
- 235
- zweiter Transistor
- 236
- dritter Knoten
- 237
- vierter Daten-Eingang
- 250
- Schaltungsanordnung
- 251
- Multiplexer
- 252
- erster Datenausgangsanschluss
- 253
- Spannungsquelle
- 254
- zweiter Datenausgangsanschluss
- 327
- fünfte Kapazität
- 328
- dritte serielle, monolithische Induktivität
- 329
- achter Knoten
- 330
- sechste Kapazität
- 331
- vierte serielle, monolithische Induktivität
- 332
- neunter Knoten
- 333
- Elektrostatic-Discharge-Vorrichtung
- 501
- Simulation gemäß Stand der Technik
- 502
- Simulation gemäß ersten Ausführungsbeispiel
- 503
- steiler Abfall der Signalhöhe
