JPS5844822A

JPS5844822A - Ｃｍｌ相互接続回路

Info

Publication number: JPS5844822A
Application number: JP56142517A
Authority: JP
Inventors: Hiroyuki Matsuo; 弘之松尾
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1981-09-11
Filing date: 1981-09-11
Publication date: 1983-03-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、ＣＭＬ論理論理量路間互接続回路に（１）　
　　　　　　　　　　　　　　　　　　１０り関し、特
にマルチテップパッケージ間のような配線長が長い場合
の相互接続回路に関する。

従来、コレクタ出力の電流切替形論理回路（以下ＣＭＬ
という）の出力にエミッタフォロアを付した回路（以下
ＥＣＬという）をもＣＭＬと１うことがあるが、ここで
は前者をＣＭＬといい後者をＥＣＬということにする。

データ処理装置等において、論理集積回路チップをケー
スに入れないで、直接基板上にボンデインダ接続したマ
ルチチップセラミックパッケージを朗用するような場合
は、ｇｃＬを使用すると終端抵抗を多数セラミックパッ
ケージ内に実装しなければならないことから、これを避
けるだめＣＭＬが使用されることが多い。

ＣＭＬは、コレクタ出力であるから、終端が不要である
が、セラミックパッケージ間を接続するような配線長が
長い場合は、無終端のため雑音に弱く、また反射等のた
め信号速度が遅くなるという欠点がある。

本発明の目的は、同一のマルチチップパッケー（２）ジ内の論理回路形式としてはＣＭＬを使用してＣＭＬ同
志を直接接続し、マルチチップパッケージ間のような長
い配線の場合は、ＣＭＬ）ＥＣＬのレベル変換回路とＥ
ＣＬ−）ＣＭＬのレベル変換回路を介して相互接続し、
かつ、終端抵抗を用いないで線路インピーダンスと整合
することができるＣＭＬ相互接続回路を提供することに
ある。

本発明の接続回路は、ＣＭＬ論理回路の出力にベースを
接続しコレクタを第１ｔ源に接続しエミッタを出力端子
とするＣＭＬ出力レベル変換回路と、コレクタが第１抵
抗を介して前記第１電源に接続されエミッタが第２抵抗
を介して第２電源に接続されベースに基準電圧が接続さ
れかつ前記第２抵抗の分割点であって該分割点から見た
インピーダンスが入力配線の特性インピーダンスに等し
いか若しくは近い点を入力端子とし前記第１抵抗とコレ
クタとの接続点をＣＭＬ論理回路の入力に接続したＣＭ
Ｌ入カシカレベル変換回路備えて、前記ＣＭＬ出力レベ
ル変換回路と上記ＣＭＬ入力レベル変換回路とを介して
ＣＭＬ論理回路マルチ（８）チップパッケージ間を接続することを％徴とする。

次に、本発明について、図面全参照して詳細に説明する
。

第１図は、本発明の一実施例の概略を示す平面図である
。すなわち、プリント基板１０３上に、４１固のマルチ
チップパッケージ１０１を搭載し、マルチチノグパッケ
ージ１０１０周辺部には、ＣＭＬ出力レベル変換回路お
よびＣＭＬ入カシカレベル変換回路チップ載される領域
１０２が配されている。

上記マルチチップパッケージ１０１の詳細を第２図に示
す。周辺の領域１０２には、ＣＭＬ出力レベル変換回路
２０８およびＣＭＬ入カシカレベル変換回路２０４載さ
れている。内部領域には、ＣＭＬ論理回路２０５が複数
個搭載され、これら相互間は配Ｍ２ｏ６によって直接接
続されている。

しかし、他のマルチチップパッケージ間との相互接続は
、ＣＭＬ２０５の出力を配線２０７によってＣＭＬ出力
レベル変換回路２０８に入力させＥＣＬ論理レベルに変
換して配線２０９に送出する。

（４）また、他のマルチチップパッケージからの入力配線２１
０は、ＣＭＬ入力レベル変換回路２０４の入力端子に接
続し、変換回路２０４の出力を配線２０８によってＣＭ
Ｌ２０５の１つの入力に接続することにより行なう。本
実施例では、終端抵抗はどこにも付加する必要がない。

何故ならば、配、ｖ２０６〜２０８は十分に短かく、か
っＣＭＬ回路間の接続であるから終端抵抗は必要でない
。また、配線２０９は特性インピーダンスＺｏの配線の
先端に、他のマルチチップパッケージに搭載された入力
インピーダンスＺｏ　　（またはそれに近い）のＣＭＬ
入カシカレベル変換回路続されているし、ＣＭＬ入カレ
ベル変換回路２０４自体は、後述するように入力インピ
ーダンスが２゜（又はそれに近い値）に設定されている
からである。

第８図（ａ）は、ＣＭＬ論理回路の基本ゲートの一例を
示す論理記号図であシ、第２図のＣＭＬ論理回路２０５
に相当するものである。参照数字８０２はＣＭＬ論理回
路８０１の入力を示し、８０８は出力（否定出力を含む
）である。第８図（ｂ）は、その具体的な回路図である
。すなわち第１電源（グランド）端子８０４と第２を源
端子８０５との間に、抵抗Ｒ，にコレクタを接続したト
ランジスタＴ１　と抵抗Ｒ１にコレクタを接続したトラ
ンジスタＴ！のエミッタ同志を接続した電流切替回路と
定電流回路とが直列に接続されている。そして、抵ａ　
Ｒ、とトランジスタＴ、のコレクタとの接続点および抵
抗Ｒ２とトランジスタＴ２のコレクタとの接続点がそれ
ぞれ出力端子８０８とされ、トランジスタＴ２のベース
が入力端子８０２に接続されている。トランジスタＴ、
は任意の数だけ並列に接続される。そして、トランジス
タＴ、のべ〜スには比較電圧８０６が与えられている。

入力端子８０２０入力電圧が比較電圧８０６よ）低いと
きは、トランジスタＴ１に定電流■が流れることにより
抵抗Ｒ１に生じる′電圧降下−Ｒ，Ｉ＝−Ｖが端子８０
８に出力し、入力端子８０２の直圧が比較電圧８０６よ
シ高いときは、定電流■け、トランジスタＴ、に流れて
トランジスタＴ、はオフ状態となり、抵抗Ｒ５の電圧降
下け０となる。従って、出力端子３０３には、入力レベ
ルに応じてノ・イレペル（０ボルト）ト、ローレベル（
−Ｖボルト）のいずれかのＣＭＬ論理レベルが出力され
る。比較電圧８０６を−Ｖ／２に設定しておけば、出力
端子８０３を直接他のＣＭＬ論理回路の入力端子３０２
に接続することができる。従って、前述のように、１つ
のマルチチップパッケージ内のＣＭＬ相互は入出力が直
接接続される。

第４図は、第２図のＣＭＬ出力レベル変換回路２０８の
具体的な回路の一例を示す。すなわち、トランジスタ４
０１のコレクタを第１電源（グランド）に接続し、ベー
スは抵抗を介して入力端子４０２に接続され、エミッタ
は出力端子４０８に接続する。入力端子４０２は、ＣＭ
Ｌレベルの入力端子であシ、同一マルチチップパッケー
ジ内のＣＭＬ論理回路２０５の任意の出力に接続される
。

該回路は、従来のＥＣＬ回路のエミッタフォロア部を独
立させて、ＣＭＬからＥＣＬへのレベル変換回路として
使用するものであシ、マルチチップパッケージ相互間の
接続にのみ使用される。出力（７）端子４０８の論理レベルは、前記ＣＭＬ論理レベルより
ベース・エミッタ間の電圧ｖ９Ｅだけ低い論理レベル（
ＥＣＬ論理レベル）となる。

第５図は、第２図のＣＭＬ入力レベル変換回路２０４の
具体的な回路の一例を示す。すなわち、第１電源（グラ
ンド）に第１抵抗５０７を介してトランジスタ５０８の
コレクタを接続し、エミッタは第２抵抗５０６を介して
第２電源５０４に接続する。入力端子５０２は、ＥＣＬ
レベルの入力端子であり、前記第２抵抗５０６の分割点
に接続され、トランジスタ５０８がオン状態のときに入
力端子５０２のインピーダンスが入力配線の特性インピ
ーダンスＺ。に等しいか又は近い値になるように設定さ
れている。基準電圧５０５は、入力端子５０２の入力電
圧が高レベルのときトランジスタ５０８がやっとオフ状
態になり、低レベルのときは十分にオフ状態となるよう
に設定されている。従って、入力レベルが高レベルと低
レベルの中間（すなわち信号切替時）における入力イン
ピーダンスはＺ。である。トランジスタ５０８がオ（８
）フ状態のときは、第１抵抗５０７には電流が流れないか
ら、出力端子５０８は第１電源電圧（０ボルト）となり
、トランジスタ５０８がオン状態のときには、出力端子
５０８に前記ＣＭＬレベルの一■ボルトが出力するよう
に抵抗５０７を設定する。従って、入力端子５０２に入
力したＥＣＬレベルの入力論理をＣＭＬレベルに変換し
て出力端子５０８に出力することができ、該出力端子５
０８は同一マルチチップパッケージ内のＣＭＬ回路の任
意の入力に接続することが可能である。該変換回路の入
力インピーダンスは、入力配線の特性インピーダンスＺ
。又はそれに近い値であるから、外部に終端抵抗を付加
する必要はなく、まだ、スイッチ回路ではないから、通
常のレベル変換回路と比べてレベル変化に対する応答が
早い。高レベルに切替った後はトランジスタ５０８がオ
フ状態となり入力インピーダンスが若干変ることになる
が、すでに切替が完了しているので信号速度を低下させ
ることはない。すなわち、高速でＥＣＬレベルの入力信
号をＣＭＬレベルの信号に変換することができる。また
、入力が低レベルの時にも、入力端子５０２から電源端
子５０４へ電流が流入しているから、若し入力配線系の
一時的オープン等により上記電流が流入しなくなると、
その分だけトランジスタ５０８のコレクタ電流が増加し
、出力端子５０８のレベルは論理の低レベルより更に低
くなる。従って、端子５０Ｂのレベルを監視することに
よシ間欠的な入力オープンを検出することもできる。

以上のように、本発明においては、マルチチップパッケ
ージ内では終端抵抗の不要なＣＭＬ接続とし、マルチチ
ップパッケージ間の接続には、入力出力レベル変換回路
を介して相互接続し、かつ、入力レベル変換回路の入力
インピーダンスは配線の％ｉインピーダンスに等しいか
又は近い値に設定された構成とされているから、外部終
端抵抗が不要で雑音に強く、高速で信号伝送することが
できる効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例を示す平面図、第２図は第１
図のマルチチップパッケージの詳細を示す図、第８図は
ＣＭＬ論理回路の一例を示す図であり（ａ）は論理記号
図、（ｂ）はその具体的な回路を示す回路図、第４図は
第２図に示しだＣＭＬ出力レベル変換回路の一例を示す
回路図、第５図は第２図に示したＣＭＬ入カシカレベル
変換回路例を示す回路図である。図において、１０１・・・マルチチップパッケージ、１
０２・・・ＣＭＬ入出力レベル変換回路を搭載する領域
、１０８・・・プリント基板、２０８・・・ＣＭＬ出カ
シカレベル変換回路０４・・・ＣＭＬ入カシカレベル変
換回路０５・・・ＣＭＬ論理回路、２０６，２０７゜２
０８・・・マルチチップパッケージ内の配線、２０９゜
２１０・・・マルチチップパッケージ間の配線、８０１
・・・ＣＭＬ論理回路の基本ゲートの一例を示す論理記
号図、８０２・・・ＣＭＬの入力端子、８０８・・・Ｃ
ＭＬの出力端子、８０４・・・第１電源（グラウンド）
、８０５・・・第２１！源、８０６・・・比較電圧、４
０１・・・トランジスタ、４０２・・・ＣＭＬ出力レベ
ル変換回路の入力端子、４０８・・・ＣＭＬ出力レベル
変換回路の出力端子、５０２・・・ＣＭＬ入カシカレベ
ル変換回路力端子、５０３・・・ＣＭＬ入カシカレベル
変換回路力端子、５０４・・・第２電源、５０５・・・
基準電圧、５０６・・・第２抵抗、５０７・・・第１抵
抗、５０８・・・トランジスタ。代理人　弁理士住田俊宗ｌ　　・

Claims

【特許請求の範囲】

Ｃ，ＭＬ論理回路の出力にベースを接続しコレクタを第
１電源に接続しエミッタを出力端子とするＣＭＬ出力レ
ベル変換回路と、コレクタが第１抵抗を介して前記第１
電源に接続されエミッタが第２抵抗を介して第２電源に
接続されベースに基準電圧が接続されかつ前記第２抵抗
の分割点であって該分割点から見たインピーダンスが入
力配線の特性インピーダンスに等しいか若しくは近い点
を入力端子とし前記第１抵抗とコレクタとの接続点をＣ
Ｍ、Ｌ論理回路の入力に接続したＣＭＬ入力レベル変換
回路とを備えて、前記ＣＭＬ出力レベル変換回路と上記
ＣＭＬ入力レベル変換回路とを介してＣＭＬ論理回路マ
ルチチップパッケージ間を接続することを特徴とするＣ
ＭＬ相互接続回路。