JPH01110748A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01110748A JPH01110748A JP62268461A JP26846187A JPH01110748A JP H01110748 A JPH01110748 A JP H01110748A JP 62268461 A JP62268461 A JP 62268461A JP 26846187 A JP26846187 A JP 26846187A JP H01110748 A JPH01110748 A JP H01110748A
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- semiconductor device
- output
- current
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 230000008054 signal transmission Effects 0.000 abstract description 7
- 238000004806 packaging method and process Methods 0.000 abstract description 6
- 230000003111 delayed effect Effects 0.000 abstract 1
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 238000005513 bias potential Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にＥＣＬ型論理集積回路
の信号終端を行う半導体装置に関する。
の信号終端を行う半導体装置に関する。
従来、この種のＥＣＬ型半導体装置は、同種の半導体装
置間の接続を行う際の入出力系での信号伝達遅延を少な
くするためにオープン・エミッタ形式の出力回路を有し
、実装時に信号線の最先端で外付抵抗によるエミッター
フォロアＩＥｉの終端を行ない、信号線の低インピーダ
ンス、駆動を行っている。
置間の接続を行う際の入出力系での信号伝達遅延を少な
くするためにオープン・エミッタ形式の出力回路を有し
、実装時に信号線の最先端で外付抵抗によるエミッター
フォロアＩＥｉの終端を行ない、信号線の低インピーダ
ンス、駆動を行っている。
上述した従来のＥＣＬ型半導体装置は実装時に信号配線
ごとだ終端抵抗を実装する必要がある。
ごとだ終端抵抗を実装する必要がある。
特に、多ピンの半導体装置の場合には、終端抵抗の実装
による実装密度の低下や終端抵抗までの配線による配線
容量の増加、あるいは信号反射による信号伝達の遅れが
生じるという欠点がある。
による実装密度の低下や終端抵抗までの配線による配線
容量の増加、あるいは信号反射による信号伝達の遅れが
生じるという欠点がある。
本発明の目的は、実装密度を増加させ且つ信号伝達遅延
を抑えた半導体装置を提供することばある。
を抑えた半導体装置を提供することばある。
本発明の半導体装置は、入力部およびバイポーラトラン
ジスタからなる出力部を有するＥＣＬ型論理回路と、前
記入力部に出力用エミッタフォロア電流の引込を行うた
めの手段と、前記エミッタフォロア電流の引込を行うた
めの手段を実装時に動作させるか否かを選択できる手段
とを含んで構成される。
ジスタからなる出力部を有するＥＣＬ型論理回路と、前
記入力部に出力用エミッタフォロア電流の引込を行うた
めの手段と、前記エミッタフォロア電流の引込を行うた
めの手段を実装時に動作させるか否かを選択できる手段
とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示す半導体装置内の回
路図である。
路図である。
第１図に示すように、かかる半導体装置（チップ）１は
入力回路工に接続される二つの入力端子−ＩＮ！、ＩＮ
２と出力トランジスタＴｏに接続される出力端子ＯＵＴ
ｌを有するＥＣＬ型論理回路２を・内蔵し、その入力
端子ＩＮｌ、ＩＮ２は各々電流ヒユーズＦｌ 、Ｆ２お
よび終端抵抗Ｒ，ｉ、ａｚを介して終端用電源端子ＶＴ
に接続される。また、出力端子ＯＵＴ １は前記出方ト
ランジスタＴｏのエミッタに接続されるオープン・エミ
ッタ形式ノ出力端子である。
入力回路工に接続される二つの入力端子−ＩＮ！、ＩＮ
２と出力トランジスタＴｏに接続される出力端子ＯＵＴ
ｌを有するＥＣＬ型論理回路２を・内蔵し、その入力
端子ＩＮｌ、ＩＮ２は各々電流ヒユーズＦｌ 、Ｆ２お
よび終端抵抗Ｒ，ｉ、ａｚを介して終端用電源端子ＶＴ
に接続される。また、出力端子ＯＵＴ １は前記出方ト
ランジスタＴｏのエミッタに接続されるオープン・エミ
ッタ形式ノ出力端子である。
かかる半導体装置だおける回路動作は、まず半導体チッ
プの入力端子ＩＮ１＊ ■Ｎ２のうち、他の半導体装置
と接続する際に終端を必要としない場合には、この入力
端子ＩＮ１あるいは１Ｎ２と終端電源端子ＶＴ間に通常
のエミッタ・フォロア電流以上の過大電流を流すことに
よシミ流ヒエーズ客Ｆ１あるいはＦ２を溶断させる。ま
た、終端を必要とする入力端子については、この操作を
行わない。
プの入力端子ＩＮ１＊ ■Ｎ２のうち、他の半導体装置
と接続する際に終端を必要としない場合には、この入力
端子ＩＮ１あるいは１Ｎ２と終端電源端子ＶＴ間に通常
のエミッタ・フォロア電流以上の過大電流を流すことに
よシミ流ヒエーズ客Ｆ１あるいはＦ２を溶断させる。ま
た、終端を必要とする入力端子については、この操作を
行わない。
尚、ＶＥｇは通常負電位に保たれる低電位側電源端子で
あり、ｔたＶＯＯは通常基板電位（アース）に保たれる
高電位側電源端子である。
あり、ｔたＶＯＯは通常基板電位（アース）に保たれる
高電位側電源端子である。
従って、かかる構成とすることによシ、外付終端抵抗を
使用しない実装を可能にするとともに。
使用しない実装を可能にするとともに。
一つの半導体装置１の出力端子０ＵＴｌから流れ出すエ
ミッタ・７オロア電流は、この出力端予察ＯＵＴ １の
接続される信号線上の入力端子ＩＮ１あるいはＩＮ２の
内で最先端の入力端子の直近で終端を行うことが可能に
なシ、信号伝達の遅延を抑えることができる。
ミッタ・７オロア電流は、この出力端予察ＯＵＴ １の
接続される信号線上の入力端子ＩＮ１あるいはＩＮ２の
内で最先端の入力端子の直近で終端を行うことが可能に
なシ、信号伝達の遅延を抑えることができる。
第２図は本発明の第二の実施例を示す半導体チップ内の
回路図である。
回路図である。
第２図に示すように、かかる半導体チップｌはその入力
端子ＩＮ１．ＩＮ２にバイポーラトランジスタ’Ｉ’ｌ
、Ｔ２及び抵抗Ｒ５，Ｒ６から構成される各定電流源を
接続し、その電流値はレベル発生回路としてのトランジ
スタＴ３と抵抗Ｒ３，Ｒ４とバイアス電位端子Ｖｏに供
給される電位とによって定められる。また、電流終端を
行うか否かの選択はバイアス電位端子Ｖｃの電位によっ
て決定され。
端子ＩＮ１．ＩＮ２にバイポーラトランジスタ’Ｉ’ｌ
、Ｔ２及び抵抗Ｒ５，Ｒ６から構成される各定電流源を
接続し、その電流値はレベル発生回路としてのトランジ
スタＴ３と抵抗Ｒ３，Ｒ４とバイアス電位端子Ｖｏに供
給される電位とによって定められる。また、電流終端を
行うか否かの選択はバイアス電位端子Ｖｃの電位によっ
て決定され。
高電位に保った場合にのみ終端として働き、低電位だ保
った場合は終端として働かなり０尚、通常負電位に保た
れる低電位側電源端子学ｖｇｇは半導体チップ１内で入
力側だ接続されるバイポーラトランジスタＴ１＊Ｔ２お
よび通常正電位に保たれるバイアス用電源端子ｖｏに抵
抗Ｒ３を介して接続されるバイポーラトランジスタＴ３
のそれぞれのエミッタに接続され、また高電位側電源端
子ＶＯＯからは前述の第一の実施例におけると同様の基
板電位が供給される。
った場合は終端として働かなり０尚、通常負電位に保た
れる低電位側電源端子学ｖｇｇは半導体チップ１内で入
力側だ接続されるバイポーラトランジスタＴ１＊Ｔ２お
よび通常正電位に保たれるバイアス用電源端子ｖｏに抵
抗Ｒ３を介して接続されるバイポーラトランジスタＴ３
のそれぞれのエミッタに接続され、また高電位側電源端
子ＶＯＯからは前述の第一の実施例におけると同様の基
板電位が供給される。
かかる構成とすることだより、外付終端抵抗を使用せず
に実装を可能にし、且つ第一の実施例と同様入力端子Ｉ
ＮｌあるいはＩＮ２の内で最先端の入力端子の直近で電
流終端を行うことができ、信号伝達の遅延を抑えること
ができる。
に実装を可能にし、且つ第一の実施例と同様入力端子Ｉ
ＮｌあるいはＩＮ２の内で最先端の入力端子の直近で電
流終端を行うことができ、信号伝達の遅延を抑えること
ができる。
以上説明したように、本発明の半導体装置は、実装時に
選択可能なエミッタ・フォロア電流の終端手段を入力側
に設けることによシ、外付終端抵抗を使わない実装を可
能として実装密度を増加させ且つ不要配線による信号伝
達遅延を抑えることができるという効果がある。
選択可能なエミッタ・フォロア電流の終端手段を入力側
に設けることによシ、外付終端抵抗を使わない実装を可
能として実装密度を増加させ且つ不要配線による信号伝
達遅延を抑えることができるという効果がある。
第１図は本発明の第一の実施例を示す半導体チップ内の
回路図、第２図は本発明の第二の実施例を示す半導体チ
ップ内の回路図である。 １・・・・・・半導体装置（チップ）、２・・・・・・
ＥＣＬ型論理回路、ＩＮｌ、ＩＮ２・旧・・入力端子、
ＯＵＴ！・・・・・・出力端子、Ｆｌ、Ｆ２・・・・・
・電流ヒユーズ、Ｒ１゜Ｒ２・・・・・・終端抵抗、Ｔ
ｏ・・・・・・出力用バイポーラトランジスタ、■Ｔ・
・・・・・終端用電源端子、ＶＯＯ・・・・・・高電位
側電源端子（基板電位）、ＶＥＲ・・・・・・低電位側
電源端子（負電位）、ｖＯ・・・・・・バイアス用電源
端子（正電位）、Ｔ１〜Ｔ３・・・・・・バイポーラト
ランジスタ、Ｒ３−Ｒ１６・・・・・・抵抗。 代理人 弁理士 内 原 音 道１ 図
回路図、第２図は本発明の第二の実施例を示す半導体チ
ップ内の回路図である。 １・・・・・・半導体装置（チップ）、２・・・・・・
ＥＣＬ型論理回路、ＩＮｌ、ＩＮ２・旧・・入力端子、
ＯＵＴ！・・・・・・出力端子、Ｆｌ、Ｆ２・・・・・
・電流ヒユーズ、Ｒ１゜Ｒ２・・・・・・終端抵抗、Ｔ
ｏ・・・・・・出力用バイポーラトランジスタ、■Ｔ・
・・・・・終端用電源端子、ＶＯＯ・・・・・・高電位
側電源端子（基板電位）、ＶＥＲ・・・・・・低電位側
電源端子（負電位）、ｖＯ・・・・・・バイアス用電源
端子（正電位）、Ｔ１〜Ｔ３・・・・・・バイポーラト
ランジスタ、Ｒ３−Ｒ１６・・・・・・抵抗。 代理人 弁理士 内 原 音 道１ 図
Claims (1)
- 入力部およびバイポーラトランジスタからなる出力部
を有するＥＣＬ型論理回路と、前記入力部に出力用エミ
ッタフォロア電流の引込を行うための手段と、前記エミ
ッタフォロア電流の引込を行うための手段を実装時に動
作させるか否かを選択できる手段とを含むことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268461A JPH01110748A (ja) | 1987-10-23 | 1987-10-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268461A JPH01110748A (ja) | 1987-10-23 | 1987-10-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01110748A true JPH01110748A (ja) | 1989-04-27 |
Family
ID=17458824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62268461A Pending JPH01110748A (ja) | 1987-10-23 | 1987-10-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01110748A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170719A (ja) * | 1988-12-23 | 1990-07-02 | Nec Corp | 半導体集積装置用ｅｃｌ入力バッファ |
-
1987
- 1987-10-23 JP JP62268461A patent/JPH01110748A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170719A (ja) * | 1988-12-23 | 1990-07-02 | Nec Corp | 半導体集積装置用ｅｃｌ入力バッファ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1257342A (en) | Integrated logic circuit incorporating a module which generates a control signal that cancels switching noise | |
| US4628216A (en) | Merging of logic function circuits to ECL latch or flip-flop circuit | |
| US4879480A (en) | Bicmos gate array | |
| JP3093380B2 (ja) | 半導体集積回路における信号出力回路 | |
| US3716722A (en) | Temperature compensation for logic circuits | |
| JPH0216588B2 (ja) | ||
| US3473047A (en) | High speed digital logic circuit having non-saturating output transistor | |
| US4675555A (en) | IC input buffer emitter follower with current source value dependent upon connection length for equalizing signal delay | |
| US4355246A (en) | Transistor-transistor logic circuit | |
| JPH01110748A (ja) | 半導体装置 | |
| JPH077407A (ja) | 半導体集積回路装置 | |
| JP2760017B2 (ja) | 論理回路 | |
| US4749885A (en) | Nonsaturating bipolar logic gate having a low number of components and low power dissipation | |
| EP0156477A1 (en) | A gate circuit for use in a microcomputer system | |
| JPH04227326A (ja) | 高速反転用ヒステリシスｔｔｌバッファ回路 | |
| GB2128432A (en) | Improvements in or relating to a tri-state output circuit | |
| JP2590681B2 (ja) | 半導体論理回路装置 | |
| US4841173A (en) | Bipolar logic circuit | |
| JPH0234211B2 (ja) | ||
| JPH023328B2 (ja) | ||
| US5287021A (en) | Low noise BICMOS circuit | |
| EP0229726A1 (en) | Delay regulation circuit | |
| US3418491A (en) | Utilizing identical signal levels for logic and inhibit functions | |
| KR920008260B1 (ko) | 3-상태(tri-state) 방지용 논리회로 | |
| Kruy et al. | Integrated conditioned OR and inhibited OR logic circuits |