JPS6184114A - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JPS6184114A JPS6184114A JP59205924A JP20592484A JPS6184114A JP S6184114 A JPS6184114 A JP S6184114A JP 59205924 A JP59205924 A JP 59205924A JP 20592484 A JP20592484 A JP 20592484A JP S6184114 A JPS6184114 A JP S6184114A
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- JP
- Japan
- Prior art keywords
- level
- power supply
- resistor
- emitter
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はＥ ＣＬ （電流切換型論理回路）レベル入力
からＴＴＬまｔはＣＭＯ８出力レペＩ−ヲ得るためのレ
ベル変換回路に関するものである。
からＴＴＬまｔはＣＭＯ８出力レペＩ−ヲ得るためのレ
ベル変換回路に関するものである。
（従来技術）
ＥＣＬは高速論理回路を形成する場合の代表的な回路で
あり、ＳＳＩなどの標準品により各種の機能を有するデ
バイスが商品化されているほか、 −最近ではＥＣＬ
Ｋより構成され次ＬＳＩや、セミカスタムとしてマスタ
ースライス等も登場している。
あり、ＳＳＩなどの標準品により各種の機能を有するデ
バイスが商品化されているほか、 −最近ではＥＣＬ
Ｋより構成され次ＬＳＩや、セミカスタムとしてマスタ
ースライス等も登場している。
通常これらのデバイスにその高速性を活かすために入出
力部分もＥＣＬインターフェースを採用しており、その
出力部はオープンエミ、りのエミ、タフォロワ構成とな
っている。
力部分もＥＣＬインターフェースを採用しており、その
出力部はオープンエミ、りのエミ、タフォロワ構成とな
っている。
このＥＣＪ、インターフェースは、構成しようとするシ
ステムがすべてＥＣＬの論理レベルで統一され、異る論
理レベルのＴＴＬあるい［０ＭＯ８等のデバイスが使用
されてｂな込場合は極めて有効であシ最も高速なシステ
ムがｍ成可能であるが、この様な例は大型コンピュータ
のメインフレーム周辺等に限られ、一般の論理装置にお
いては最新のマイコン制御や半導体メモリの導入傾向に
伴って複数のインターフェースレベルが要求すれている
。
ステムがすべてＥＣＬの論理レベルで統一され、異る論
理レベルのＴＴＬあるい［０ＭＯ８等のデバイスが使用
されてｂな込場合は極めて有効であシ最も高速なシステ
ムがｍ成可能であるが、この様な例は大型コンピュータ
のメインフレーム周辺等に限られ、一般の論理装置にお
いては最新のマイコン制御や半導体メモリの導入傾向に
伴って複数のインターフェースレベルが要求すれている
。
すなわち、装置の高速動作部分はＥＣＬで構成するが、
そのコントロール部分は、標準品のマイコンデバイスで
制御し、メモリ部分としてはやはり標準品でコスト的に
も安価な半導体メモリ製品が採用される傾向にあるが、
現在のところこれらの標準品は現状では最も一般的なＴ
ＴＬあるいはＣＭＯＳレベルの入出力インターフェース
に合わせて設計されている。従ってＥＣＬで設計された
部分でもその集積度が増加してくるとインターフェース
レベルを完全に分離した形で論理を切出すことが困難と
なり１つのＥＣＬデバイスにおいてもいくつかの入出力
端子はＴＴＬあるいはＣＭＯＳレベルで入力あるいは出
力する必要が生じてくる。
そのコントロール部分は、標準品のマイコンデバイスで
制御し、メモリ部分としてはやはり標準品でコスト的に
も安価な半導体メモリ製品が採用される傾向にあるが、
現在のところこれらの標準品は現状では最も一般的なＴ
ＴＬあるいはＣＭＯＳレベルの入出力インターフェース
に合わせて設計されている。従ってＥＣＬで設計された
部分でもその集積度が増加してくるとインターフェース
レベルを完全に分離した形で論理を切出すことが困難と
なり１つのＥＣＬデバイスにおいてもいくつかの入出力
端子はＴＴＬあるいはＣＭＯＳレベルで入力あるいは出
力する必要が生じてくる。
従来これらのインターフェース金とる手段としてはＴＴ
ＬレベルからＥＣＬあるいｆｌＥｃＬレベルからＴＴＬ
へのレベル変換用ＩＣが標準品としてあり、これらがも
っばら使用されていた。
ＬレベルからＥＣＬあるいｆｌＥｃＬレベルからＴＴＬ
へのレベル変換用ＩＣが標準品としてあり、これらがも
っばら使用されていた。
第２図は従来のこれらのＩＣＦＦ３部に使用されていた
ＥＣＬからＴＴＬへのレベル変換回路の代表的な回路例
である。アース電位と負電源ＶｇＢとの間で構成さ几た
ＥＣＬ回路へ人力されたＥＣＬレベルの信号ハトランジ
スタＱ、のコレクタ出力に得られる電流スイッチ出力に
よりアース電位と正電源Ｖ。Ｃとの間に構成されたＴＴ
Ｌ出力回路のオンオフ制御を行いその出力端子Ｖ、／に
ＴＴＬレベルに変換された出力を得る回路である。標準
品のレベル変換用ＩＣには通常この第２図に示す基本的
な回路が６回路内蔵されている。この回路は出力部分が
通常の標準ＴＴＬ回路と同一の構成となっているため、
完全なＴＴＬインターフェースを有し、十分な駆動能力
を持つので正規のＴＴＬ標準品とインターフェースをと
る場合に非常に有効である。ところが高速ＥＣＬデバイ
スは、いわゆる標準ＴＴＬデバイスと混用されることは
むしろ少く多くは前述のようにＴＴＬインターフェース
金有する０ＭＯ８あるいはＮ；’ｖ４０８プロセスによ
るマイクロコンピュータ、またはメモリデバイスと混用
するｔめにＴＴＬインターフェースが必要とされている
のであり、その負荷は軽く、必ずしも正確なＴＴＬ相当
のレベルおよび駆動能力は必要とされない場合が多い。
ＥＣＬからＴＴＬへのレベル変換回路の代表的な回路例
である。アース電位と負電源ＶｇＢとの間で構成さ几た
ＥＣＬ回路へ人力されたＥＣＬレベルの信号ハトランジ
スタＱ、のコレクタ出力に得られる電流スイッチ出力に
よりアース電位と正電源Ｖ。Ｃとの間に構成されたＴＴ
Ｌ出力回路のオンオフ制御を行いその出力端子Ｖ、／に
ＴＴＬレベルに変換された出力を得る回路である。標準
品のレベル変換用ＩＣには通常この第２図に示す基本的
な回路が６回路内蔵されている。この回路は出力部分が
通常の標準ＴＴＬ回路と同一の構成となっているため、
完全なＴＴＬインターフェースを有し、十分な駆動能力
を持つので正規のＴＴＬ標準品とインターフェースをと
る場合に非常に有効である。ところが高速ＥＣＬデバイ
スは、いわゆる標準ＴＴＬデバイスと混用されることは
むしろ少く多くは前述のようにＴＴＬインターフェース
金有する０ＭＯ８あるいはＮ；’ｖ４０８プロセスによ
るマイクロコンピュータ、またはメモリデバイスと混用
するｔめにＴＴＬインターフェースが必要とされている
のであり、その負荷は軽く、必ずしも正確なＴＴＬ相当
のレベルおよび駆動能力は必要とされない場合が多い。
このため第２図に示す従来のレベル変換回路では動作速
度、駆動能力ともに必要以上の性能を有し、その反面、
消費電力が大キく、たとえば上述の標準品のレベル変換
用ＩＣでは、１回路のみ使用したい場合でも常時６回路
分の電力が消費される念め、効率が悪いという欠点があ
っ之。
度、駆動能力ともに必要以上の性能を有し、その反面、
消費電力が大キく、たとえば上述の標準品のレベル変換
用ＩＣでは、１回路のみ使用したい場合でも常時６回路
分の電力が消費される念め、効率が悪いという欠点があ
っ之。
（発明の目的）
本発明の目的はＥＣＬデバイスの出力に簡単な構成の外
付は回路を付加することにエフ、消費電・力が少く、実
用上十分な・ＴＴＬ／ＣＭＯＳレベルが得られるレベル
変換回路を提供することである。
付は回路を付加することにエフ、消費電・力が少く、実
用上十分な・ＴＴＬ／ＣＭＯＳレベルが得られるレベル
変換回路を提供することである。
本発明のレベル変換回路は、接地電源と負電源に接続さ
れ出力側にエミッタフォロワトランジスタを有する電流
切換型論理回路と、前記エミッタフォロワトランジスタ
とエミ、りを共通にレコレクタが抵抗を介して正電源に
接続されペースに所要の電位を与えられるＮＰＮトラン
ジスタとを含んで構成され、このＮＰＮ トランジスタ
のコレクタから出力金得ることを特徴とする。
れ出力側にエミッタフォロワトランジスタを有する電流
切換型論理回路と、前記エミッタフォロワトランジスタ
とエミ、りを共通にレコレクタが抵抗を介して正電源に
接続されペースに所要の電位を与えられるＮＰＮトラン
ジスタとを含んで構成され、このＮＰＮ トランジスタ
のコレクタから出力金得ることを特徴とする。
（実施例）
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図で、トランジスタＱ
１〜Ｑｓａ抵抗Ｒ１，Ｒ，および定電流源■！が標準的
なＥＣＬ回路を構成し、トランジスタＱ３のエミッタ出
力は通常５００程度の抵抗Ｒ３で一２ｖの電源ＶＴに終
端され、ＥＣＬレベルの出力となる。
１〜Ｑｓａ抵抗Ｒ１，Ｒ，および定電流源■！が標準的
なＥＣＬ回路を構成し、トランジスタＱ３のエミッタ出
力は通常５００程度の抵抗Ｒ３で一２ｖの電源ＶＴに終
端され、ＥＣＬレベルの出力となる。
本実施例ではこの標準的なＥＣＬ回路部分はその′！！
ま用い、更にその出力にトランジスタＱ４と抵抗”４ｅ
ダイオードＤ１を付加して正電源ｖｃ。
ま用い、更にその出力にトランジスタＱ４と抵抗”４ｅ
ダイオードＤ１を付加して正電源ｖｃ。
に接続することによフトランジスタＱ４のコレクタから
の出力ｖ０にＴＴＬま友は０ＭＯ８が駆動可能な論理レ
ベルを得ようとするものである。トランジスタＱ４のペ
ースには抵抗Ｒ２の両端に表われる論理振幅の約半分の
一定の電位ｖＢｔ−印加する（電位■Ｂｔ−発生させる
ための回路は図示を省略）。いまＥＣＬ回路の入力Ｖ工
が高レベルの場合、トランジスタＱ１はオフ状態となり
そのコレフタ′直位はアース電位となり、トランジスタ
Ｑｓ＋Ｑ４で形成されｔｔ流スイ、チはトランジスタＱ
３がオンｌＱ４がオフとなり、出力ＶＧは正電源ｖｃ０
の電位となＪＴＴＬの高レベルが得られる６次に入力■
工が低レベルになるとトランジスタＱ２がオンとなり、
その結果今度はトランジスタＱ３がオフｌＱ４がオンと
なり抵抗Ｒ＋３によって決定される定電流が正電源ｖ０
゜から抵抗Ｒａｔ−流れその電圧降下により出力ｖｏの
電位は大体アース電位となり、ＴＴＬの低レベルを供給
する。なお、ダイオードＤＩは必要不可決なものではな
く何らかの条件変動により出力電位ｖ０がＧＮＤ電位よ
りも負電源Ｖ。側に振り込まれた時にクランプをかけト
ランジスタＱ４の飽和を防ぐ役目をする。
の出力ｖ０にＴＴＬま友は０ＭＯ８が駆動可能な論理レ
ベルを得ようとするものである。トランジスタＱ４のペ
ースには抵抗Ｒ２の両端に表われる論理振幅の約半分の
一定の電位ｖＢｔ−印加する（電位■Ｂｔ−発生させる
ための回路は図示を省略）。いまＥＣＬ回路の入力Ｖ工
が高レベルの場合、トランジスタＱ１はオフ状態となり
そのコレフタ′直位はアース電位となり、トランジスタ
Ｑｓ＋Ｑ４で形成されｔｔ流スイ、チはトランジスタＱ
３がオンｌＱ４がオフとなり、出力ＶＧは正電源ｖｃ０
の電位となＪＴＴＬの高レベルが得られる６次に入力■
工が低レベルになるとトランジスタＱ２がオンとなり、
その結果今度はトランジスタＱ３がオフｌＱ４がオンと
なり抵抗Ｒ＋３によって決定される定電流が正電源ｖ０
゜から抵抗Ｒａｔ−流れその電圧降下により出力ｖｏの
電位は大体アース電位となり、ＴＴＬの低レベルを供給
する。なお、ダイオードＤＩは必要不可決なものではな
く何らかの条件変動により出力電位ｖ０がＧＮＤ電位よ
りも負電源Ｖ。側に振り込まれた時にクランプをかけト
ランジスタＱ４の飽和を防ぐ役目をする。
（効果）
以上説明し友ように本発明は、従来エクあるＥＣＬ回路
をそのまま使用し、その出力に抵抗１体とトランジスタ
１個、それと必要に応じてダイオード１個金付加するこ
とにより簡単な構成と少い消費電力で使用上問題のない
ＴＴＬあるいはＣＭＯＳインターフェースの出力レベル
を供給できコスト実装面積が大幅に改善されたレベル変
換回路が得られる。効果がある。特に高速ＥＣＬデバイ
スと低速なＴＴＬレベルのデバイスが共存するＬうなシ
ステムにおけるインターフェース用として効果が大きい
。
をそのまま使用し、その出力に抵抗１体とトランジスタ
１個、それと必要に応じてダイオード１個金付加するこ
とにより簡単な構成と少い消費電力で使用上問題のない
ＴＴＬあるいはＣＭＯＳインターフェースの出力レベル
を供給できコスト実装面積が大幅に改善されたレベル変
換回路が得られる。効果がある。特に高速ＥＣＬデバイ
スと低速なＴＴＬレベルのデバイスが共存するＬうなシ
ステムにおけるインターフェース用として効果が大きい
。
なお終端電源■は特に別に用意せず、ＶＢＥと共用して
も問題なく、ま７ｊＥＣＬ回路部分に一般的な工Ｃｔ−
使用したときでも、その電流値も駆動し友いデバイスに
必要なレベル変換速度に応じて抵抗Ｒｓ 、Ｒ４の値１
＜ＩＣの外部で自由に設定することにエフ任意に調整で
きるため消費電力も最適に設定可能である。
も問題なく、ま７ｊＥＣＬ回路部分に一般的な工Ｃｔ−
使用したときでも、その電流値も駆動し友いデバイスに
必要なレベル変換速度に応じて抵抗Ｒｓ 、Ｒ４の値１
＜ＩＣの外部で自由に設定することにエフ任意に調整で
きるため消費電力も最適に設定可能である。
第１図は本発明の一実施例の回路図、第２図は従来のレ
ベル変換回路の回路図である。 Ｒ１〜Ｒ＄・・・・・・抵抗、Ｑ１〜Ｑ８ ・・・・
・トランジスタ、１１・・・・・・定電流源、ＤＩ・・
・・・ダイオード、ｖｖｖｖｖ ・・・・・・電源、
■１・・・・ＣＣ，ＢＢ、 ＲＪＩＦ、 Ｂ、
Ｔ入力端子 Ｖ、、Ｖ０／・・・・・出力端子。 ゛（」 第１図
ベル変換回路の回路図である。 Ｒ１〜Ｒ＄・・・・・・抵抗、Ｑ１〜Ｑ８ ・・・・
・トランジスタ、１１・・・・・・定電流源、ＤＩ・・
・・・ダイオード、ｖｖｖｖｖ ・・・・・・電源、
■１・・・・ＣＣ，ＢＢ、 ＲＪＩＦ、 Ｂ、
Ｔ入力端子 Ｖ、、Ｖ０／・・・・・出力端子。 ゛（」 第１図
Claims (1)
- 接地電源と負電源に接続され出力側にエミッタフォロワ
トランジスタを有する電流切換型論理回路と、前記エミ
ッタフォロワトランジスタとエミッタを共通にしコレク
タが抵抗を介して正電源に接続されベースに所要の電位
を与えられるＮＰＮトランジスタとを含み、このＮＰＮ
トランジスタのコレクタから出力を得ることを特徴とす
るレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205924A JPS6184114A (ja) | 1984-10-01 | 1984-10-01 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205924A JPS6184114A (ja) | 1984-10-01 | 1984-10-01 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6184114A true JPS6184114A (ja) | 1986-04-28 |
Family
ID=16514991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59205924A Pending JPS6184114A (ja) | 1984-10-01 | 1984-10-01 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6184114A (ja) |
-
1984
- 1984-10-01 JP JP59205924A patent/JPS6184114A/ja active Pending
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