JPS63311817A - 入出力バツフア回路 - Google Patents
入出力バツフア回路Info
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- JPS63311817A JPS63311817A JP62147113A JP14711387A JPS63311817A JP S63311817 A JPS63311817 A JP S63311817A JP 62147113 A JP62147113 A JP 62147113A JP 14711387 A JP14711387 A JP 14711387A JP S63311817 A JPS63311817 A JP S63311817A
- Authority
- JP
- Japan
- Prior art keywords
- buffer circuit
- input
- output
- output terminal
- tri
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000006378 damage Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は人出力バツファ回路に係り、特にパス構成を目
的とした入出力７７７７回路に関するものである。
的とした入出力７７７７回路に関するものである。
従来の入出力バッファ回路の一例を第２図に示し説明す
る。
る。
図において、Ｔはトライステート出力７７７７回路、８
は入力バッファ回路で、このトライステート出力バッフ
ァ回路７の出力端子と入力バッファ回路８０入力端子は
外部入出力端子９へ接続されている。
は入力バッファ回路で、このトライステート出力バッフ
ァ回路７の出力端子と入力バッファ回路８０入力端子は
外部入出力端子９へ接続されている。
上述した従来の入出力バッファ回路では、第２図のトラ
イステート出力バッファ回路７がハイインピーダンス状
態となったとき、この第２図に示す人出力バッファ回路
に接続している外部入出力端子ｓｔ”ハイレベル”また
は１０−レベル”のどちらかの電位へ固定する機能がな
いため、外部入出力端子９が中間レベル電位になると入
カバツ７ア回路８に電源からＧＮＤへの貫通電流が多量
に流れ、内部素子の破壊または内部配線の切断をまねく
という問題点がある。このため、従来の入出力バッファ
をパス構成としたときの構成図である第３図に示すよう
なパス構成を取る場合などＫは、プルアップまたはプル
ダウン抵抗１０が必要であるという問題点があった。
イステート出力バッファ回路７がハイインピーダンス状
態となったとき、この第２図に示す人出力バッファ回路
に接続している外部入出力端子ｓｔ”ハイレベル”また
は１０−レベル”のどちらかの電位へ固定する機能がな
いため、外部入出力端子９が中間レベル電位になると入
カバツ７ア回路８に電源からＧＮＤへの貫通電流が多量
に流れ、内部素子の破壊または内部配線の切断をまねく
という問題点がある。このため、従来の入出力バッファ
をパス構成としたときの構成図である第３図に示すよう
なパス構成を取る場合などＫは、プルアップまたはプル
ダウン抵抗１０が必要であるという問題点があった。
本発明の人出カバソファ回路は、トライステート出力バ
ッファ回路の出力端子と入カバン７７回路の入力端子を
集積回路の外部入出力端子へ接続した人出力バッファ回
路において、入力端子が上記人力バッファ回路の出力端
子に接続され、出力端子が抵抗を介して上記外部入出力
端子に接続されて正帰還回路を構成し、制御端子に上記
トライステート出力バッファ回路の制御信号の反転信号
が入力されたトライステートバッファ回路を備えてなる
ようにしたものである。
ッファ回路の出力端子と入カバン７７回路の入力端子を
集積回路の外部入出力端子へ接続した人出力バッファ回
路において、入力端子が上記人力バッファ回路の出力端
子に接続され、出力端子が抵抗を介して上記外部入出力
端子に接続されて正帰還回路を構成し、制御端子に上記
トライステート出力バッファ回路の制御信号の反転信号
が入力されたトライステートバッファ回路を備えてなる
ようにしたものである。
本発明においては、外部入出力端子の電位をトライステ
ートバッファ回路および抵抗を介して再び外部入出力端
子に戻す。
ートバッファ回路および抵抗を介して再び外部入出力端
子に戻す。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明による入出力バフフッ回路の一実施例を
示す回路図である。
示す回路図である。
図において、１はトライステート出力バッファ回路、２
は入力バッファ回路、３は集積回路の外部入出力端子、
４はトライステートバッファ回路、５は抵抗、６は制御
線である。
は入力バッファ回路、３は集積回路の外部入出力端子、
４はトライステートバッファ回路、５は抵抗、６は制御
線である。
そして、トライステート出力バッファ回路１の出力端子
と入力バッファ回路２０入力端子は外部入出力端子３へ
接続され、トライステートバッファ回路４０入力端子は
入力バッファ回路２の出力端子に接続され出力端子は抵
抗５を介して外部入出力端子３へ接続されている。さら
に、トライステート出力バッ７７回路１０制御線６は論
理反転されトライステートバッファ回路４０制御端子へ
接続されている。
と入力バッファ回路２０入力端子は外部入出力端子３へ
接続され、トライステートバッファ回路４０入力端子は
入力バッファ回路２の出力端子に接続され出力端子は抵
抗５を介して外部入出力端子３へ接続されている。さら
に、トライステート出力バッ７７回路１０制御線６は論
理反転されトライステートバッファ回路４０制御端子へ
接続されている。
このように、トライステートバッファ回路４は、入力端
子が入力バッファ回路２の出力端子に接続され、出力端
子が抵抗５を介して外部入出力端子３に接続されて正帰
還回路を構成し、制御端子にトライステート出力パラフ
ッ回路１の制御信号の反転信号が入力されるように構成
されている。
子が入力バッファ回路２の出力端子に接続され、出力端
子が抵抗５を介して外部入出力端子３に接続されて正帰
還回路を構成し、制御端子にトライステート出力パラフ
ッ回路１の制御信号の反転信号が入力されるように構成
されている。
つぎにこの第１図に示す実施例の動作を説明する。
まず、トライステート出力バッファ回路１の制御線６が
１ハイレベル”のときは、トライステート出力バッファ
回路１の出力は外部入出力端子３へ送出され、出力モー
ドとなり、このときトライステートバッファ回路４の出
力はハイインピーダンスとなる。このため、外部入出力
端子３の電位はトライステート出力バッファ回路１の出
力値に決定され、入力バッファ回路２には貫通電流は流
れない。
１ハイレベル”のときは、トライステート出力バッファ
回路１の出力は外部入出力端子３へ送出され、出力モー
ドとなり、このときトライステートバッファ回路４の出
力はハイインピーダンスとなる。このため、外部入出力
端子３の電位はトライステート出力バッファ回路１の出
力値に決定され、入力バッファ回路２には貫通電流は流
れない。
つぎに、トライステート出力バッファ回路１の制御線が
１０−レベル”のときは、入力モードとなυ、トライス
テートバッファ回路１の出力はハイインピーダンスとな
るがトライステートバッファ回路４の出力は外部入出力
端子３の電位を保持するため、人力バッファ回路２には
貫通電流は流れない。
１０−レベル”のときは、入力モードとなυ、トライス
テートバッファ回路１の出力はハイインピーダンスとな
るがトライステートバッファ回路４の出力は外部入出力
端子３の電位を保持するため、人力バッファ回路２には
貫通電流は流れない。
また、バス構成を取った場合において、外部入出力端子
３の電位が変化した場合でも、抵抗５があるためトライ
ステートバッファ回路４の出力と外部入出力端子３の電
流変化を引き起としている他の集積回路の出力との競合
が起こる前に入力バッファ回路２の出力が変化し、トラ
イステートバッファ回路４の出力は外部入出力端子３の
変化電位へ変化し、安定する。
３の電位が変化した場合でも、抵抗５があるためトライ
ステートバッファ回路４の出力と外部入出力端子３の電
流変化を引き起としている他の集積回路の出力との競合
が起こる前に入力バッファ回路２の出力が変化し、トラ
イステートバッファ回路４の出力は外部入出力端子３の
変化電位へ変化し、安定する。
以上説明したように、本発明によれば、外部入出力端子
の電位をトライステートバッファ回路および抵抗を介し
て再び外部入出力端子に戻すことＫよシ、外部バス構成
などをとった場合、外部にプルアップま九はグルダウ４
抗が不要となるため実装部品数が少なくなるという効果
がある。また、入力バッファ回路の入力電位を保持する
だけの電流しか流さなくてよいため、消費電力が少なく
て済むという効果がある。
の電位をトライステートバッファ回路および抵抗を介し
て再び外部入出力端子に戻すことＫよシ、外部バス構成
などをとった場合、外部にプルアップま九はグルダウ４
抗が不要となるため実装部品数が少なくなるという効果
がある。また、入力バッファ回路の入力電位を保持する
だけの電流しか流さなくてよいため、消費電力が少なく
て済むという効果がある。
第１図は本発明による入出力バッファ回路の一実施例を
示す回路図、第２図は従来の入出力パッファ回路の一例
を示す回路図、第３図は従来の入出力バッファ回路をパ
ス構成としたときの構成図である。 １・・φ−トライステート出力バツファ回路、２・・争
Φ人カバツファ回路、３・・・・外部入出力端子、４・
・・・トライステートバッファ回路、５・・・・抵抗、
６・・φ・制御線。
示す回路図、第２図は従来の入出力パッファ回路の一例
を示す回路図、第３図は従来の入出力バッファ回路をパ
ス構成としたときの構成図である。 １・・φ−トライステート出力バツファ回路、２・・争
Φ人カバツファ回路、３・・・・外部入出力端子、４・
・・・トライステートバッファ回路、５・・・・抵抗、
６・・φ・制御線。
Claims (1)
- トライステート出力バッファ回路の出力端子と入力バッ
ファ回路の入力端子を集積回路の外部入出力端子へ接続
した入出力バッファ回路において、入力端子が前記入力
バッファ回路の出力端子に接続され、出力端子が抵抗を
介して前記外部入出力端子に接続されて正帰還回路を構
成し、制御端子に前記トライステート出力バッファ回路
の制御信号の反転信号が入力されたトライステートバッ
ファ回路を備えてなることを特徴とする入出力バッファ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147113A JPS63311817A (ja) | 1987-06-15 | 1987-06-15 | 入出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147113A JPS63311817A (ja) | 1987-06-15 | 1987-06-15 | 入出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63311817A true JPS63311817A (ja) | 1988-12-20 |
Family
ID=15422820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62147113A Pending JPS63311817A (ja) | 1987-06-15 | 1987-06-15 | 入出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63311817A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04160921A (ja) * | 1990-10-25 | 1992-06-04 | Nec Ic Microcomput Syst Ltd | ハイ・インピーダンス防止回路 |
| JPH0528100A (ja) * | 1991-07-23 | 1993-02-05 | Fujitsu Ltd | バス制御方式 |
| JPH0823267A (ja) * | 1994-07-11 | 1996-01-23 | Nec Corp | 入出力バッファ |
-
1987
- 1987-06-15 JP JP62147113A patent/JPS63311817A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04160921A (ja) * | 1990-10-25 | 1992-06-04 | Nec Ic Microcomput Syst Ltd | ハイ・インピーダンス防止回路 |
| JPH0528100A (ja) * | 1991-07-23 | 1993-02-05 | Fujitsu Ltd | バス制御方式 |
| JPH0823267A (ja) * | 1994-07-11 | 1996-01-23 | Nec Corp | 入出力バッファ |
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