JPH0823267A - 入出力バッファ - Google Patents
入出力バッファInfo
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- JPH0823267A JPH0823267A JP6157764A JP15776494A JPH0823267A JP H0823267 A JPH0823267 A JP H0823267A JP 6157764 A JP6157764 A JP 6157764A JP 15776494 A JP15776494 A JP 15776494A JP H0823267 A JPH0823267 A JP H0823267A
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Abstract
ゲートがイネーブルとなるタイミングを遅らせ、入出力
バッファ間のバスファイトを防止する。 【構成】 出力ゲート15の出力制御信号13は、遅延
手段17を介して供給される。遅延手段17の可変遅延
回路30により、出力制御信号13は遅延される。出力
制御信号13の遅延により、出力ゲート15がイネーブ
ル状態になるタイミングが遅れる。遅延制御信号40に
より遅延時間を調節して、バスファイトを防止する。ア
ンド回路18により、出力制御信号13の立ち下がりタ
イミングは遅延されず、出力制御信号13の遅延による
新たなバスファイトは発生しない。
Description
し、特にバスファイトを防止するための入出力バッファ
に関する。
8年マグロウフィル社発行、ジョーン・ピー・ヘイズ
著、「コンピュータ アーキテクチャ アンド オーガ
ニゼイション」(John P. Hayes "Computer Architecht
ure and Organization" McGraw-Hill, Singapore, 198
8)第476頁〜第479頁に記載されている。本願図
13は、同文献第478頁の図6.10の記載内容を要
約したものである。図13を参照すると、バス10に
は、入出力バッファ11と入出力バッファ21とが接続
されている。入出力バッファ11は、バス10上に出力
信号12を出力するための出力ゲート15と、バス10
上の信号を入力するための入力ゲート16とを含む。出
力ゲート15は、3状態バッファゲートであり、出力信
号12の他に出力制御信号13も入力する。入出力バッ
ファ21も、入出力バッファ11と同様の構成を含む。
1992年共立出版株式会社発行、エム・モリス・マノ
(M. Morris Mano)著、「コンピュータの論理設計」第
219頁〜第221頁に記載されいる。この文献の記載
内容を要約すると、3状態バッファゲートは、出力制御
信号13が”1”のとき出力信号12を出力し、出力制
御信号13が”0”のとき高インピーダンス状態とな
る。出力制御信号13が”1”および”0”のときの入
出力バッファ11の状態は、それぞれ、「イネーブル状
態」および「ディスエーブル状態」と呼ばれる。入出力
バッファ11または21がバス10上に信号を送出する
とき、この入出力バッファの出力ゲートがイネーブル状
態にされる。このとき、他方の入出力バッファの出力ゲ
ートはディスエーブル状態にされる。入出力バッファ1
1及び12は内部の出力ゲート15の状態を切り替え
て、バス10上の信号の授受を行う。
ッファにおいて、イネーブル状態とディスエーブル状態
との切り替えタイミングが何らかの原因でずれることが
ある。このとき、バスファイトという問題が生じる。以
下、図14に示される例を用いて、バスファイトについ
て略説する。なお、図14中、出力ゲートがイネーブル
状態にあることは記号「E()」により、ディスエーブ
ル状態にあることは記号「D()」により、それぞれ表
されている。また、出力制御信号13および23は、高
電位”H”が論理”1”を、低電位が論理”0”を、そ
れぞれ表す。
入出力バッファ11の出力制御信号13が低電位レベ
ル”L”から、高電位レベル”H”に変化する。この結
果、入出力バッファ11の出力信号12’は、ディスエ
ーブル状態D(H)から低電位のイネーブル状態E
(L)に変化する。
23は、時刻T3において、漸く、低電位”L”とな
る。つまり、出力制御信号13および出力制御信号23
の間には、△T3だけのズレ(スキュー)がある。この
スキューのため、入出力バッファ21の出力信号22’
は、時刻T3になるまで、高電位のイネーブル状態E
(H)を維持する。
では、出力ゲート15および25の両方がイネーブル状
態である。しかも、入出力バッファ11の出力信号1
2’は低電位”L”であり、入出力バッファ21の出力
信号22’は高電位”H”である。このため、時刻T1
〜T3の期間中、入出力バッファ21の出力ゲート25
から、入出力バッファ11の出力ゲート15へ、多量の
電流が流れる。この現象がバスファイト(英語の呼称は
"Bus collision" )である。ただし、バスファイトに
はこれ以外の諸相もある。
を短くするので望ましくない。しかしながら、バスファ
イトの生起時間は短いため、その悪影響は見過ごされて
きた。このため、バスファイトを防止するための技術開
発は何ら試みられていなかった。
るため、本発明はバスファイトを防止することができる
入出力バッファの提供を目的とする。
出力制御信号を入力しこの出力制御信号を遅延して第1
の信号として出力し前記出力制御信号の遅延時間が調節
可能な遅延手段と、この遅延手段が出力する前記第1の
信号と出力信号とを入力し前記第1の信号がイネーブル
状態を指示しているときにはバスに前記出力信号を出力
し前記第1の信号がディスエーブル状態を指示している
ときには高インピーダンス状態となる出力ゲートとを含
む。
間を指示する遅延制御信号と前記出力制御信号とを入力
し前記遅延制御信号が指示する時間だけ前記出力制御信
号を遅延して第2の信号として出力する可変遅延回路
と、この可変遅延回路が出力する前記第2の信号と前記
出力制御信号との論理積を出力するアンド回路とを含
む。
の立ち上がりタイミングのみが遅延され、立ち下がりタ
イミングは遅延されない。
変を選択的に行う選択遅延回路の直列接続により実現で
きる。これらの選択遅延回路の遅延/不遅延は、遅延制
御信号により制御される。これらの選択遅延回路の遅延
時間を、2倍、4倍、8倍、…という、2のべき乗の関
係に設定しておくと、少数の選択遅延回路で他段階の遅
延時間の調節が可能となる。
の遅延回路を電気的に切り離すための2つの選択回路を
含む。これらの選択回路は、選択制御信号により遅延指
示を受けたとき、遅延回路を信号伝達経路に電気接続す
る。
量を有する部品、抵抗器、および、コイル等のインダク
タンスを有する部品の組合せで実現することができる。
例えば、コンデンサ単独や、RC回路、および、LC回
路等で実現できる。
給し、これを本発明の構成で遅延してもよい。
する。
ァ11は、バス10に接続されている。バス10には、
他の入出力バッファも接続されている。入出力バッファ
11は、バス10を介して、これらの入出力バッファと
信号の授受を行う。
出力するための出力ゲート15と、バス10から信号を
入力するための入力ゲート16とを含む。出力ゲート1
5は、図13のものと同じ特性および機能を有する。出
力ゲート15に入力する信号を出力信号12、出力ゲー
ト15からバス10に出力される信号を出力信号12’
と呼ぶ。
て、出力ゲート15に供給される。この遅延手段17が
本発明の特徴部分である。遅延手段17は、出力制御信
号13を一定の時間遅延させて、出力ゲート15に出力
する。出力制御信号13の遅延時間は、図示しない遅延
制御信号40によって調節できる。出力制御信号13を
調節することにより、出力制御信号間のスキューが解消
される。なお以後の説明では、遅延手段17により遅延
される前の出力制御信号を出力制御信号13と呼び、遅
延後のものを出力制御信号13’と呼ぶ。
制御信号13を遅延させる遅延制御信号40と、遅延制
御信号40の出力信号93と出力制御信号13の論理積
を出力するアンド回路18とを含む。アンド回路18
は、出力制御信号13の立ち下がりの遅延を防止するた
めのものである。また、可変遅延回路30の遅延時間
は、遅延制御信号40により調節できる。後述するとお
り、本実施例の遅延制御信号40は3ビットの信号であ
る。よって、可変遅延回路30の遅延時間は、8段階に
調節できる。
直列に接続された3つの選択遅延回路31〜33を含
む。選択遅延回路31〜33には、遅延制御信号41〜
43が、それぞれ入力されている。遅延制御信号41〜
43は、前述の遅延制御信号40を構成する1ビットの
信号である。選択遅延回路31〜33は、対応する遅延
制御信号が論理”1”のとき、入力信号を遅延して出力
する。各選択遅延回路31〜33の遅延時間は、2のべ
き乗の関係に設定されている。すなわち、選択遅延回路
31、32、および、33の遅延時間は、それぞれ、△
ts、2△ts、および、4△tsである。ただし、各
選択遅延回路31〜33は、これらの遅延時間の他に
も、回路特性上不可避の遅延時間2△tsを含む。
入力信号を遅延する遅延回路53と、遅延制御信号41
が論理”0”のときに遅延回路53を電気的に切り離す
ための選択回路51および52を含む。上述の説明のと
おり、遅延回路53の遅延時間は△tsである。
択回路51は信号線71と信号線72とを電気的に接続
する。同時に、選択回路52は信号線72と信号線75
とを電気的に接続する。この結果、遅延回路53は、信
号線71→信号線72→信号線73という信号伝達経路
から、電気的に切り離される。したがって、選択遅延回
路31を通過する信号は、遅延回路53の遅延を受けな
い。よって、選択遅延回路31を通過する信号の遅延時
間は、選択回路51および52による遅延時間2△ts
となる。
択回路51は信号線71と信号線73とを接続する。同
時に、選択回路52は信号線74と信号線75とを接続
する。このため、選択遅延回路31を通過する信号は、
遅延回路53により遅延される。
路51および52が必要な理由は、遅延回路53を信号
伝達経路から切り離すことにある。もしも、選択回路5
1がないと、信号伝達経路に遅延回路53の一端が接続
してしまう。後述する構造の遅延回路53では、一端が
信号伝達経路に接続されれば、遅延効果を発揮してしま
う。
も、選択遅延回路31のものと同じである。ただし、遅
延回路53の遅延時間が、それぞれ2△tsおよび4△
tsに設定される。
路53は、コンデンサ54、抵抗器55、および、コイ
ル56の組合せで構成できる。
3では、信号線71と信号線75とを接続する信号線上
にコンデンサ54が設けられている。コンデンサ54の
一端は、信号線71と信号線75を結ぶ信号線に接続さ
れる。コンデンサ54の他端は、アースに接続される。
3では、信号線71と信号線75の間に抵抗器55が設
けられる。抵抗器55の一端には、コンデンサ54が接
続される。コンデンサ54の他端は、アースに接続され
る。
3では、信号線71と信号線75の間にコイル56が設
けられる。コイル56の一端には、コンデンサ54が接
続される。コンデンサ54の他端は、アースに接続され
る。
のを採用した場合の、遅延手段17の構成を説明する。
選択回路61、選択回路62、および、コンデンサ63
で構成されている。選択遅延回路32は、選択回路6
4、選択回路65、および、コンデンサ66で構成され
ている。選択遅延回路33は、選択回路67、選択回路
68、および、コンデンサ69で構成されている。コン
デンサ63〜69の静電容量は、選択遅延回路31〜3
3の遅延時間に合わせて調節される。
して説明する。
遅延制御信号41との関係について説明する。
照すると、選択遅延回路31は出力制御信号13を遅延
して、信号91として出力する。遅延時間は、遅延制御
信号41に応じて2段階に調節できる。遅延制御信号4
1が論理”0”のとき、遅延時間は2△tsであり、信
号91は図7(b0)に示される波形となる。遅延制御
信号41が論理”1”のとき、遅延時間は2△ts+△
tcであり、信号91は図7(b1)に示される波形と
なる。
遅延制御信号41および42との関係について説明す
る。
照すると、選択遅延回路32は信号91をさらに遅延
し、信号92として出力する。選択遅延回路32の遅延
時間は、遅延制御信号42に応じて、2△tsおよび2
△ts+2△tcの何れか一方に設定される。この遅延
時間と前述した選択遅延回路31の遅延時間とを組み合
わせると、出力制御信号13の遅延時間を4段階に調節
できる。遅延時間の調節は、遅延制御信号41および4
2の論理値の組合せで指示される。図8(b0)〜(b
3)には、このように得られる4種類の信号92の波形
が示されている。図8(bn)に示される波形の遅延時
間は、4△ts+n×△tsである。
遅延制御信号41〜43との関係について説明する。
照すると、選択遅延回路33は信号92をさらに遅延
し、信号93として出力する。選択遅延回路32の遅延
時間は、遅延制御信号43に応じて、2△tsおよび2
△ts+4△tcの何れか一方に設定される。この遅延
時間と前述した選択遅延回路31および32の遅延時間
とを組み合わせると、出力制御信号13の遅延時間を8
段階に調節できる。遅延時間の調節は、遅延制御信号4
1〜43の論理値の組合せで指示される。図9(b0)
〜(b7)には、このように得られる4種類の信号92
の波形が示されている。図9(bn)に示される波形の
遅延時間は、6△ts+n×△tsである。
御信号13’と遅延制御信号41〜43との関係につい
て説明する。
御信号13との論理積である。このため、出力制御信号
13’の立ち上がりタイミングは、信号93の遅延時間
分だけ遅れる。一方、出力制御信号13’の立ち下がり
タイミングは遅延されず、出力制御信号13の立ち下が
りタイミングと同時である。この結果、遅延制御信号4
1〜43の論理値の組合せに対して、図10(b0)〜
(b7)に示される8種の波形が得られる。図10(b
n)に示される波形では、出力制御信号13’の立ち上
がりタイミングが6△ts+n×△tsだけ遅延されて
いる。
上がりタイミングを遅延することができる。遅延時間は
遅延制御信号41〜43の設定により8段階に調節可能
である。出力制御信号13の遅延時間を調節することに
より、バスファイトを防止することができる。以下に、
その防止方法について説明する。
1(b’)および(c)以外の信号波形は、図14のも
のと同じである。ただし、遅延手段17によって、出力
制御信号13は△T1だけ遅延されている。遅延時間△
T1は、測定実験により求められる。図11(c)を参
照すると、出力制御信号13が遅延されたため、出力信
号12’は、時刻T2においてイネーブル状態になる。
このため、出力信号12’と出力信号22’とが同時に
イネーブル状態となるのは、時刻T2〜T3の△T2の
期間のみである。遅延時間の調節が離散的に行われるた
め、出力信号12’と出力信号22’のスキューを△T
2以下にすることはできない。しかしながら、△T2が
10μ秒以内ならば、バスファイトの影響は問題になら
ない。つまり、バスファイトが防止できる。
制御信号13の立ち下がりタイミングは遅延されない。
このため、出力信号12’がディスエーブルになるタイ
ミングが遅れて、新たなバスファイトが生じることもな
い。
7により出力制御信号13を遅延し、遅延された出力制
御信号13を出力ゲート15に供給する。このため、出
力信号12’がイネーブルになるタイミングを遅らせる
ことができる。この遅延時間を調節することにより、出
力信号12’と出力信号22’の間のバスファイトを防
止することができる。また、アンド回路18により出力
制御信号13の立ち上がりタイミングのみを遅延させる
ようにした。このため、出力信号12’がディスエーブ
ルになるタイミングが遅れて、新たなバスファイトが生
じることもない。
する。
バッファ回路57を介して、遅延手段17に出力制御信
号13を供給することにある。この他の構成および効果
に関しては、第1の実施例のものと同じである。
より出力制御信号を遅延し、遅延された出力制御信号を
出力ゲートに供給するようにした。このため、出力信号
がイネーブルになるタイミングを遅らせることができ
る。この遅延時間を調節することにより、入出力バッフ
ァ間のバスファイトを防止することができる。また、遅
延手段では、出力制御信号13の立ち上がりタイミング
のみを遅延させるようにした。このため、出力信号がデ
ィスエーブルになるタイミングが遅れて、新たなバスフ
ァイトが生じることもない。
図。
ック図。
ブロック図。
ブロック図。
示すブロック図。
したときの、第1の実施例の構成を示すブロック図。
図。
関係を示す図。
を示す図。
3’の関係を示す図。
ト。
ク図。
ク図。
ァイトが生じる過程を説明する図。
Claims (9)
- 【請求項1】 外部から与えられる出力制御信号を入力
し、この出力制御信号を遅延して第1の信号として出力
し、前記出力制御信号の遅延時間が調節可能な遅延手段
と、 この遅延手段が出力する前記第1の信号と外部から与え
られる出力信号とを入力し、前記第1の信号がイネーブ
ル状態を指示しているときにはバスに前記出力信号を出
力し、前記第1の信号がディスエーブル状態を指示して
いるときには高インピーダンス状態となる出力ゲートと
を含むことを特徴とする入出力バッファ。 - 【請求項2】 前記遅延手段が、 遅延時間を指示する遅延制御信号と前記出力制御信号と
を入力し、前記遅延制御信号が指示する時間だけ前記出
力制御信号を遅延して第2の信号として出力する可変遅
延回路と、 この可変遅延回路が出力する前記第2の信号と前記出力
制御信号との論理積を出力するアンド回路とを含むこと
を特徴とする請求項1記載の入出力バッファ。 - 【請求項3】 前記選択遅延回路が、 第3の信号と第4の信号とを入力し、前記第3の信号が
遅延を指示しているときには前記第4の信号を所定の遅
延時間だけ遅延して出力し、前記第3の信号が遅延を指
示していないときには前記第4の信号を出力する複数の
選択遅延回路を含み、 前記複数の選択遅延回路が直列接続されていることを特
徴とする請求項2記載の入出力バッファ。 - 【請求項4】 前記複数の選択遅延回路の各々が、 第1の信号線に接続され、選択信号に応じて第2の信号
線および第3の信号線の何れか一方と前記第1の端子と
を電気的に接続する第1の選択回路と、 前記第3の信号線上の信号を所定時間だけ遅延して第4
の信号線上に送出する遅延回路と、 前記第1の選択回路が前記第1の信号線と前記第2の信
号線とを電気的に接続しているときには前記第2の信号
線と第5の信号線とを電気的に接続し、前記第1の選択
回路が前記第1の信号線と前記第3の信号線とを電気的
に接続しているときには前記第4の信号線と前記第5の
信号線とを電気的に接続する第2の選択器とを含むこと
を特徴とする請求項3記載の入出力バッファ。 - 【請求項5】 前記遅延回路が、 前記第3の信号線と前記第4の信号線とを接続する第6
の信号線と、 一端が前記第6の信号線に接続され、他端がアースに接
続されたコンデンサとを含むことを特徴とする請求項4
記載の入出力バッファ。 - 【請求項6】 前記遅延回路が、 一端が前記第3の信号線に接続され、他端が前記第4の
信号線に接続された抵抗器と、 一端が前記抵抗器の一端に接続され、他端がアースに接
続されたコンデンサとを含むことを特徴とする請求項4
記載の入出力バッファ。 - 【請求項7】 前記選択回路が、 一端が前記第3の信号線に接続され、他端が前記第4の
信号線に接続されたコイルと、 一端が前記コイルの一端に接続され、他端がアースに接
続されたコンデンサとを含むことを特徴とする請求項4
記載の入出力バッファ。 - 【請求項8】 前記複数の選択遅延回路の遅延時間が2
のべき乗の関係であることを特徴とする請求項3記載の
入出力バッファ。 - 【請求項9】 前記遅延手段がバッファを介して前記出
力制御信号を入力することを特徴とする請求項1記載の
入出力バッファ。
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JPH0823267A true JPH0823267A (ja) | 1996-01-23 |
JP2725601B2 JP2725601B2 (ja) | 1998-03-11 |
Family
ID=15656808
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6157764A Expired - Fee Related JP2725601B2 (ja) | 1994-07-11 | 1994-07-11 | 入出力バッファ |
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