JPH0823267A - 入出力バッファ - Google Patents
入出力バッファInfo
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- JPH0823267A JPH0823267A JP6157764A JP15776494A JPH0823267A JP H0823267 A JPH0823267 A JP H0823267A JP 6157764 A JP6157764 A JP 6157764A JP 15776494 A JP15776494 A JP 15776494A JP H0823267 A JPH0823267 A JP H0823267A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
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- Theoretical Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 出力制御信号を遅延させることにより、出力
ゲートがイネーブルとなるタイミングを遅らせ、入出力
バッファ間のバスファイトを防止する。 【構成】 出力ゲート１５の出力制御信号１３は、遅延
手段１７を介して供給される。遅延手段１７の可変遅延
回路３０により、出力制御信号１３は遅延される。出力
制御信号１３の遅延により、出力ゲート１５がイネーブ
ル状態になるタイミングが遅れる。遅延制御信号４０に
より遅延時間を調節して、バスファイトを防止する。ア
ンド回路１８により、出力制御信号１３の立ち下がりタ
イミングは遅延されず、出力制御信号１３の遅延による
新たなバスファイトは発生しない。
ゲートがイネーブルとなるタイミングを遅らせ、入出力
バッファ間のバスファイトを防止する。 【構成】 出力ゲート１５の出力制御信号１３は、遅延
手段１７を介して供給される。遅延手段１７の可変遅延
回路３０により、出力制御信号１３は遅延される。出力
制御信号１３の遅延により、出力ゲート１５がイネーブ
ル状態になるタイミングが遅れる。遅延制御信号４０に
より遅延時間を調節して、バスファイトを防止する。ア
ンド回路１８により、出力制御信号１３の立ち下がりタ
イミングは遅延されず、出力制御信号１３の遅延による
新たなバスファイトは発生しない。
Description
【０００１】
【産業上の利用分野】本発明は、入出力バッファに関
し、特にバスファイトを防止するための入出力バッファ
に関する。
し、特にバスファイトを防止するための入出力バッファ
に関する。
【０００２】
【従来の技術】従来の入出力バッファの一例は、１９８
８年マグロウフィル社発行、ジョーン・ピー・ヘイズ
著、「コンピュータ アーキテクチャ アンド オーガ
ニゼイション」（John P. Hayes "Computer Architecht
ure and Organization" McGraw-Hill, Singapore, 198
8）第４７６頁〜第４７９頁に記載されている。本願図
１３は、同文献第４７８頁の図６．１０の記載内容を要
約したものである。図１３を参照すると、バス１０に
は、入出力バッファ１１と入出力バッファ２１とが接続
されている。入出力バッファ１１は、バス１０上に出力
信号１２を出力するための出力ゲート１５と、バス１０
上の信号を入力するための入力ゲート１６とを含む。出
力ゲート１５は、３状態バッファゲートであり、出力信
号１２の他に出力制御信号１３も入力する。入出力バッ
ファ２１も、入出力バッファ１１と同様の構成を含む。
８年マグロウフィル社発行、ジョーン・ピー・ヘイズ
著、「コンピュータ アーキテクチャ アンド オーガ
ニゼイション」（John P. Hayes "Computer Architecht
ure and Organization" McGraw-Hill, Singapore, 198
8）第４７６頁〜第４７９頁に記載されている。本願図
１３は、同文献第４７８頁の図６．１０の記載内容を要
約したものである。図１３を参照すると、バス１０に
は、入出力バッファ１１と入出力バッファ２１とが接続
されている。入出力バッファ１１は、バス１０上に出力
信号１２を出力するための出力ゲート１５と、バス１０
上の信号を入力するための入力ゲート１６とを含む。出
力ゲート１５は、３状態バッファゲートであり、出力信
号１２の他に出力制御信号１３も入力する。入出力バッ
ファ２１も、入出力バッファ１１と同様の構成を含む。
【０００３】３状態バッファゲートの詳細については、
１９９２年共立出版株式会社発行、エム・モリス・マノ
（M. Morris Mano）著、「コンピュータの論理設計」第
２１９頁〜第２２１頁に記載されいる。この文献の記載
内容を要約すると、３状態バッファゲートは、出力制御
信号１３が”１”のとき出力信号１２を出力し、出力制
御信号１３が”０”のとき高インピーダンス状態とな
る。出力制御信号１３が”１”および”０”のときの入
出力バッファ１１の状態は、それぞれ、「イネーブル状
態」および「ディスエーブル状態」と呼ばれる。入出力
バッファ１１または２１がバス１０上に信号を送出する
とき、この入出力バッファの出力ゲートがイネーブル状
態にされる。このとき、他方の入出力バッファの出力ゲ
ートはディスエーブル状態にされる。入出力バッファ１
１及び１２は内部の出力ゲート１５の状態を切り替え
て、バス１０上の信号の授受を行う。
１９９２年共立出版株式会社発行、エム・モリス・マノ
（M. Morris Mano）著、「コンピュータの論理設計」第
２１９頁〜第２２１頁に記載されいる。この文献の記載
内容を要約すると、３状態バッファゲートは、出力制御
信号１３が”１”のとき出力信号１２を出力し、出力制
御信号１３が”０”のとき高インピーダンス状態とな
る。出力制御信号１３が”１”および”０”のときの入
出力バッファ１１の状態は、それぞれ、「イネーブル状
態」および「ディスエーブル状態」と呼ばれる。入出力
バッファ１１または２１がバス１０上に信号を送出する
とき、この入出力バッファの出力ゲートがイネーブル状
態にされる。このとき、他方の入出力バッファの出力ゲ
ートはディスエーブル状態にされる。入出力バッファ１
１及び１２は内部の出力ゲート１５の状態を切り替え
て、バス１０上の信号の授受を行う。
【０００４】
【発明が解決しようとする課題】上述の従来の入出力バ
ッファにおいて、イネーブル状態とディスエーブル状態
との切り替えタイミングが何らかの原因でずれることが
ある。このとき、バスファイトという問題が生じる。以
下、図１４に示される例を用いて、バスファイトについ
て略説する。なお、図１４中、出力ゲートがイネーブル
状態にあることは記号「Ｅ（）」により、ディスエーブ
ル状態にあることは記号「Ｄ（）」により、それぞれ表
されている。また、出力制御信号１３および２３は、高
電位”Ｈ”が論理”１”を、低電位が論理”０”を、そ
れぞれ表す。
ッファにおいて、イネーブル状態とディスエーブル状態
との切り替えタイミングが何らかの原因でずれることが
ある。このとき、バスファイトという問題が生じる。以
下、図１４に示される例を用いて、バスファイトについ
て略説する。なお、図１４中、出力ゲートがイネーブル
状態にあることは記号「Ｅ（）」により、ディスエーブ
ル状態にあることは記号「Ｄ（）」により、それぞれ表
されている。また、出力制御信号１３および２３は、高
電位”Ｈ”が論理”１”を、低電位が論理”０”を、そ
れぞれ表す。
【０００５】図１４を参照すると、時刻Ｔ１において、
入出力バッファ１１の出力制御信号１３が低電位レベ
ル”Ｌ”から、高電位レベル”Ｈ”に変化する。この結
果、入出力バッファ１１の出力信号１２’は、ディスエ
ーブル状態Ｄ（Ｈ）から低電位のイネーブル状態Ｅ
（Ｌ）に変化する。
入出力バッファ１１の出力制御信号１３が低電位レベ
ル”Ｌ”から、高電位レベル”Ｈ”に変化する。この結
果、入出力バッファ１１の出力信号１２’は、ディスエ
ーブル状態Ｄ（Ｈ）から低電位のイネーブル状態Ｅ
（Ｌ）に変化する。
【０００６】一方、入出力バッファ２１の出力制御信号
２３は、時刻Ｔ３において、漸く、低電位”Ｌ”とな
る。つまり、出力制御信号１３および出力制御信号２３
の間には、△Ｔ３だけのズレ（スキュー）がある。この
スキューのため、入出力バッファ２１の出力信号２２’
は、時刻Ｔ３になるまで、高電位のイネーブル状態Ｅ
（Ｈ）を維持する。
２３は、時刻Ｔ３において、漸く、低電位”Ｌ”とな
る。つまり、出力制御信号１３および出力制御信号２３
の間には、△Ｔ３だけのズレ（スキュー）がある。この
スキューのため、入出力バッファ２１の出力信号２２’
は、時刻Ｔ３になるまで、高電位のイネーブル状態Ｅ
（Ｈ）を維持する。
【０００７】このような状況において、時刻Ｔ１〜Ｔ３
では、出力ゲート１５および２５の両方がイネーブル状
態である。しかも、入出力バッファ１１の出力信号１
２’は低電位”Ｌ”であり、入出力バッファ２１の出力
信号２２’は高電位”Ｈ”である。このため、時刻Ｔ１
〜Ｔ３の期間中、入出力バッファ２１の出力ゲート２５
から、入出力バッファ１１の出力ゲート１５へ、多量の
電流が流れる。この現象がバスファイト（英語の呼称は
"Bus collision" ）である。ただし、バスファイトに
はこれ以外の諸相もある。
では、出力ゲート１５および２５の両方がイネーブル状
態である。しかも、入出力バッファ１１の出力信号１
２’は低電位”Ｌ”であり、入出力バッファ２１の出力
信号２２’は高電位”Ｈ”である。このため、時刻Ｔ１
〜Ｔ３の期間中、入出力バッファ２１の出力ゲート２５
から、入出力バッファ１１の出力ゲート１５へ、多量の
電流が流れる。この現象がバスファイト（英語の呼称は
"Bus collision" ）である。ただし、バスファイトに
はこれ以外の諸相もある。
【０００８】このようなバスファイトはデバイスの寿命
を短くするので望ましくない。しかしながら、バスファ
イトの生起時間は短いため、その悪影響は見過ごされて
きた。このため、バスファイトを防止するための技術開
発は何ら試みられていなかった。
を短くするので望ましくない。しかしながら、バスファ
イトの生起時間は短いため、その悪影響は見過ごされて
きた。このため、バスファイトを防止するための技術開
発は何ら試みられていなかった。
【０００９】
【課題を解決するための手段】このような問題を解決す
るため、本発明はバスファイトを防止することができる
入出力バッファの提供を目的とする。
るため、本発明はバスファイトを防止することができる
入出力バッファの提供を目的とする。
【００１０】具体的には、本発明の入出力バッファは、
出力制御信号を入力しこの出力制御信号を遅延して第１
の信号として出力し前記出力制御信号の遅延時間が調節
可能な遅延手段と、この遅延手段が出力する前記第１の
信号と出力信号とを入力し前記第１の信号がイネーブル
状態を指示しているときにはバスに前記出力信号を出力
し前記第１の信号がディスエーブル状態を指示している
ときには高インピーダンス状態となる出力ゲートとを含
む。
出力制御信号を入力しこの出力制御信号を遅延して第１
の信号として出力し前記出力制御信号の遅延時間が調節
可能な遅延手段と、この遅延手段が出力する前記第１の
信号と出力信号とを入力し前記第１の信号がイネーブル
状態を指示しているときにはバスに前記出力信号を出力
し前記第１の信号がディスエーブル状態を指示している
ときには高インピーダンス状態となる出力ゲートとを含
む。
【００１１】より詳細には、上記の遅延手段は、遅延時
間を指示する遅延制御信号と前記出力制御信号とを入力
し前記遅延制御信号が指示する時間だけ前記出力制御信
号を遅延して第２の信号として出力する可変遅延回路
と、この可変遅延回路が出力する前記第２の信号と前記
出力制御信号との論理積を出力するアンド回路とを含
む。
間を指示する遅延制御信号と前記出力制御信号とを入力
し前記遅延制御信号が指示する時間だけ前記出力制御信
号を遅延して第２の信号として出力する可変遅延回路
と、この可変遅延回路が出力する前記第２の信号と前記
出力制御信号との論理積を出力するアンド回路とを含
む。
【００１２】このような遅延手段により、出力制御信号
の立ち上がりタイミングのみが遅延され、立ち下がりタ
イミングは遅延されない。
の立ち上がりタイミングのみが遅延され、立ち下がりタ
イミングは遅延されない。
【００１３】上記の可変遅延回路は、一定遅延時間の可
変を選択的に行う選択遅延回路の直列接続により実現で
きる。これらの選択遅延回路の遅延／不遅延は、遅延制
御信号により制御される。これらの選択遅延回路の遅延
時間を、２倍、４倍、８倍、…という、２のべき乗の関
係に設定しておくと、少数の選択遅延回路で他段階の遅
延時間の調節が可能となる。
変を選択的に行う選択遅延回路の直列接続により実現で
きる。これらの選択遅延回路の遅延／不遅延は、遅延制
御信号により制御される。これらの選択遅延回路の遅延
時間を、２倍、４倍、８倍、…という、２のべき乗の関
係に設定しておくと、少数の選択遅延回路で他段階の遅
延時間の調節が可能となる。
【００１４】また、各選択遅延回路は、遅延回路と、こ
の遅延回路を電気的に切り離すための２つの選択回路を
含む。これらの選択回路は、選択制御信号により遅延指
示を受けたとき、遅延回路を信号伝達経路に電気接続す
る。
の遅延回路を電気的に切り離すための２つの選択回路を
含む。これらの選択回路は、選択制御信号により遅延指
示を受けたとき、遅延回路を信号伝達経路に電気接続す
る。
【００１５】上記の遅延回路は、コンデンサ等の静電容
量を有する部品、抵抗器、および、コイル等のインダク
タンスを有する部品の組合せで実現することができる。
例えば、コンデンサ単独や、ＲＣ回路、および、ＬＣ回
路等で実現できる。
量を有する部品、抵抗器、および、コイル等のインダク
タンスを有する部品の組合せで実現することができる。
例えば、コンデンサ単独や、ＲＣ回路、および、ＬＣ回
路等で実現できる。
【００１６】また、出力制御信号をバッファを介して供
給し、これを本発明の構成で遅延してもよい。
給し、これを本発明の構成で遅延してもよい。
【００１７】
【実施例】次に、本発明について、図面を参照して説明
する。
する。
【００１８】図１を参照すると、本発明の入出力バッフ
ァ１１は、バス１０に接続されている。バス１０には、
他の入出力バッファも接続されている。入出力バッファ
１１は、バス１０を介して、これらの入出力バッファと
信号の授受を行う。
ァ１１は、バス１０に接続されている。バス１０には、
他の入出力バッファも接続されている。入出力バッファ
１１は、バス１０を介して、これらの入出力バッファと
信号の授受を行う。
【００１９】入出力バッファ１１は、バス１０に信号を
出力するための出力ゲート１５と、バス１０から信号を
入力するための入力ゲート１６とを含む。出力ゲート１
５は、図１３のものと同じ特性および機能を有する。出
力ゲート１５に入力する信号を出力信号１２、出力ゲー
ト１５からバス１０に出力される信号を出力信号１２’
と呼ぶ。
出力するための出力ゲート１５と、バス１０から信号を
入力するための入力ゲート１６とを含む。出力ゲート１
５は、図１３のものと同じ特性および機能を有する。出
力ゲート１５に入力する信号を出力信号１２、出力ゲー
ト１５からバス１０に出力される信号を出力信号１２’
と呼ぶ。
【００２０】出力制御信号１３は、遅延手段１７を介し
て、出力ゲート１５に供給される。この遅延手段１７が
本発明の特徴部分である。遅延手段１７は、出力制御信
号１３を一定の時間遅延させて、出力ゲート１５に出力
する。出力制御信号１３の遅延時間は、図示しない遅延
制御信号４０によって調節できる。出力制御信号１３を
調節することにより、出力制御信号間のスキューが解消
される。なお以後の説明では、遅延手段１７により遅延
される前の出力制御信号を出力制御信号１３と呼び、遅
延後のものを出力制御信号１３’と呼ぶ。
て、出力ゲート１５に供給される。この遅延手段１７が
本発明の特徴部分である。遅延手段１７は、出力制御信
号１３を一定の時間遅延させて、出力ゲート１５に出力
する。出力制御信号１３の遅延時間は、図示しない遅延
制御信号４０によって調節できる。出力制御信号１３を
調節することにより、出力制御信号間のスキューが解消
される。なお以後の説明では、遅延手段１７により遅延
される前の出力制御信号を出力制御信号１３と呼び、遅
延後のものを出力制御信号１３’と呼ぶ。
【００２１】図２を参照すると、遅延手段１７は、出力
制御信号１３を遅延させる遅延制御信号４０と、遅延制
御信号４０の出力信号９３と出力制御信号１３の論理積
を出力するアンド回路１８とを含む。アンド回路１８
は、出力制御信号１３の立ち下がりの遅延を防止するた
めのものである。また、可変遅延回路３０の遅延時間
は、遅延制御信号４０により調節できる。後述するとお
り、本実施例の遅延制御信号４０は３ビットの信号であ
る。よって、可変遅延回路３０の遅延時間は、８段階に
調節できる。
制御信号１３を遅延させる遅延制御信号４０と、遅延制
御信号４０の出力信号９３と出力制御信号１３の論理積
を出力するアンド回路１８とを含む。アンド回路１８
は、出力制御信号１３の立ち下がりの遅延を防止するた
めのものである。また、可変遅延回路３０の遅延時間
は、遅延制御信号４０により調節できる。後述するとお
り、本実施例の遅延制御信号４０は３ビットの信号であ
る。よって、可変遅延回路３０の遅延時間は、８段階に
調節できる。
【００２２】図３を参照すると、可変遅延回路３０は、
直列に接続された３つの選択遅延回路３１〜３３を含
む。選択遅延回路３１〜３３には、遅延制御信号４１〜
４３が、それぞれ入力されている。遅延制御信号４１〜
４３は、前述の遅延制御信号４０を構成する１ビットの
信号である。選択遅延回路３１〜３３は、対応する遅延
制御信号が論理”１”のとき、入力信号を遅延して出力
する。各選択遅延回路３１〜３３の遅延時間は、２のべ
き乗の関係に設定されている。すなわち、選択遅延回路
３１、３２、および、３３の遅延時間は、それぞれ、△
ｔｓ、２△ｔｓ、および、４△ｔｓである。ただし、各
選択遅延回路３１〜３３は、これらの遅延時間の他に
も、回路特性上不可避の遅延時間２△ｔｓを含む。
直列に接続された３つの選択遅延回路３１〜３３を含
む。選択遅延回路３１〜３３には、遅延制御信号４１〜
４３が、それぞれ入力されている。遅延制御信号４１〜
４３は、前述の遅延制御信号４０を構成する１ビットの
信号である。選択遅延回路３１〜３３は、対応する遅延
制御信号が論理”１”のとき、入力信号を遅延して出力
する。各選択遅延回路３１〜３３の遅延時間は、２のべ
き乗の関係に設定されている。すなわち、選択遅延回路
３１、３２、および、３３の遅延時間は、それぞれ、△
ｔｓ、２△ｔｓ、および、４△ｔｓである。ただし、各
選択遅延回路３１〜３３は、これらの遅延時間の他に
も、回路特性上不可避の遅延時間２△ｔｓを含む。
【００２３】図４を参照すると、選択遅延回路３１は、
入力信号を遅延する遅延回路５３と、遅延制御信号４１
が論理”０”のときに遅延回路５３を電気的に切り離す
ための選択回路５１および５２を含む。上述の説明のと
おり、遅延回路５３の遅延時間は△ｔｓである。
入力信号を遅延する遅延回路５３と、遅延制御信号４１
が論理”０”のときに遅延回路５３を電気的に切り離す
ための選択回路５１および５２を含む。上述の説明のと
おり、遅延回路５３の遅延時間は△ｔｓである。
【００２４】遅延制御信号４１が論理”０”のとき、選
択回路５１は信号線７１と信号線７２とを電気的に接続
する。同時に、選択回路５２は信号線７２と信号線７５
とを電気的に接続する。この結果、遅延回路５３は、信
号線７１→信号線７２→信号線７３という信号伝達経路
から、電気的に切り離される。したがって、選択遅延回
路３１を通過する信号は、遅延回路５３の遅延を受けな
い。よって、選択遅延回路３１を通過する信号の遅延時
間は、選択回路５１および５２による遅延時間２△ｔｓ
となる。
択回路５１は信号線７１と信号線７２とを電気的に接続
する。同時に、選択回路５２は信号線７２と信号線７５
とを電気的に接続する。この結果、遅延回路５３は、信
号線７１→信号線７２→信号線７３という信号伝達経路
から、電気的に切り離される。したがって、選択遅延回
路３１を通過する信号は、遅延回路５３の遅延を受けな
い。よって、選択遅延回路３１を通過する信号の遅延時
間は、選択回路５１および５２による遅延時間２△ｔｓ
となる。
【００２５】遅延制御信号４１が論理”１”のとき、選
択回路５１は信号線７１と信号線７３とを接続する。同
時に、選択回路５２は信号線７４と信号線７５とを接続
する。このため、選択遅延回路３１を通過する信号は、
遅延回路５３により遅延される。
択回路５１は信号線７１と信号線７３とを接続する。同
時に、選択回路５２は信号線７４と信号線７５とを接続
する。このため、選択遅延回路３１を通過する信号は、
遅延回路５３により遅延される。
【００２６】なお、選択遅延回路３１内に２つの選択回
路５１および５２が必要な理由は、遅延回路５３を信号
伝達経路から切り離すことにある。もしも、選択回路５
１がないと、信号伝達経路に遅延回路５３の一端が接続
してしまう。後述する構造の遅延回路５３では、一端が
信号伝達経路に接続されれば、遅延効果を発揮してしま
う。
路５１および５２が必要な理由は、遅延回路５３を信号
伝達経路から切り離すことにある。もしも、選択回路５
１がないと、信号伝達経路に遅延回路５３の一端が接続
してしまう。後述する構造の遅延回路５３では、一端が
信号伝達経路に接続されれば、遅延効果を発揮してしま
う。
【００２７】なお、選択遅延回路３２および３３の構成
も、選択遅延回路３１のものと同じである。ただし、遅
延回路５３の遅延時間が、それぞれ２△ｔｓおよび４△
ｔｓに設定される。
も、選択遅延回路３１のものと同じである。ただし、遅
延回路５３の遅延時間が、それぞれ２△ｔｓおよび４△
ｔｓに設定される。
【００２８】図５（ａ）〜（ｃ）を参照すると、遅延回
路５３は、コンデンサ５４、抵抗器５５、および、コイ
ル５６の組合せで構成できる。
路５３は、コンデンサ５４、抵抗器５５、および、コイ
ル５６の組合せで構成できる。
【００２９】図５（ａ）を参照すると、この遅延回路５
３では、信号線７１と信号線７５とを接続する信号線上
にコンデンサ５４が設けられている。コンデンサ５４の
一端は、信号線７１と信号線７５を結ぶ信号線に接続さ
れる。コンデンサ５４の他端は、アースに接続される。
３では、信号線７１と信号線７５とを接続する信号線上
にコンデンサ５４が設けられている。コンデンサ５４の
一端は、信号線７１と信号線７５を結ぶ信号線に接続さ
れる。コンデンサ５４の他端は、アースに接続される。
【００３０】図５（ｂ）を参照すると、この遅延回路５
３では、信号線７１と信号線７５の間に抵抗器５５が設
けられる。抵抗器５５の一端には、コンデンサ５４が接
続される。コンデンサ５４の他端は、アースに接続され
る。
３では、信号線７１と信号線７５の間に抵抗器５５が設
けられる。抵抗器５５の一端には、コンデンサ５４が接
続される。コンデンサ５４の他端は、アースに接続され
る。
【００３１】図５（ｃ）を参照すると、この遅延回路５
３では、信号線７１と信号線７５の間にコイル５６が設
けられる。コイル５６の一端には、コンデンサ５４が接
続される。コンデンサ５４の他端は、アースに接続され
る。
３では、信号線７１と信号線７５の間にコイル５６が設
けられる。コイル５６の一端には、コンデンサ５４が接
続される。コンデンサ５４の他端は、アースに接続され
る。
【００３２】次に、遅延回路５３として図５（ａ）のも
のを採用した場合の、遅延手段１７の構成を説明する。
のを採用した場合の、遅延手段１７の構成を説明する。
【００３３】図６を参照すると、選択遅延回路３１は、
選択回路６１、選択回路６２、および、コンデンサ６３
で構成されている。選択遅延回路３２は、選択回路６
４、選択回路６５、および、コンデンサ６６で構成され
ている。選択遅延回路３３は、選択回路６７、選択回路
６８、および、コンデンサ６９で構成されている。コン
デンサ６３〜６９の静電容量は、選択遅延回路３１〜３
３の遅延時間に合わせて調節される。
選択回路６１、選択回路６２、および、コンデンサ６３
で構成されている。選択遅延回路３２は、選択回路６
４、選択回路６５、および、コンデンサ６６で構成され
ている。選択遅延回路３３は、選択回路６７、選択回路
６８、および、コンデンサ６９で構成されている。コン
デンサ６３〜６９の静電容量は、選択遅延回路３１〜３
３の遅延時間に合わせて調節される。
【００３４】次に、本発明の動作について、図面を参照
して説明する。
して説明する。
【００３５】まず、選択遅延回路３１の出力信号９１と
遅延制御信号４１との関係について説明する。
遅延制御信号４１との関係について説明する。
【００３６】図７（ａ）、（ｂ０）および（ｂ１）を参
照すると、選択遅延回路３１は出力制御信号１３を遅延
して、信号９１として出力する。遅延時間は、遅延制御
信号４１に応じて２段階に調節できる。遅延制御信号４
１が論理”０”のとき、遅延時間は２△ｔｓであり、信
号９１は図７（ｂ０）に示される波形となる。遅延制御
信号４１が論理”１”のとき、遅延時間は２△ｔｓ＋△
ｔｃであり、信号９１は図７（ｂ１）に示される波形と
なる。
照すると、選択遅延回路３１は出力制御信号１３を遅延
して、信号９１として出力する。遅延時間は、遅延制御
信号４１に応じて２段階に調節できる。遅延制御信号４
１が論理”０”のとき、遅延時間は２△ｔｓであり、信
号９１は図７（ｂ０）に示される波形となる。遅延制御
信号４１が論理”１”のとき、遅延時間は２△ｔｓ＋△
ｔｃであり、信号９１は図７（ｂ１）に示される波形と
なる。
【００３７】次に、選択遅延回路３２の出力信号９２と
遅延制御信号４１および４２との関係について説明す
る。
遅延制御信号４１および４２との関係について説明す
る。
【００３８】図８（ａ）および（ｂ０）〜（ｂ３）を参
照すると、選択遅延回路３２は信号９１をさらに遅延
し、信号９２として出力する。選択遅延回路３２の遅延
時間は、遅延制御信号４２に応じて、２△ｔｓおよび２
△ｔｓ＋２△ｔｃの何れか一方に設定される。この遅延
時間と前述した選択遅延回路３１の遅延時間とを組み合
わせると、出力制御信号１３の遅延時間を４段階に調節
できる。遅延時間の調節は、遅延制御信号４１および４
２の論理値の組合せで指示される。図８（ｂ０）〜（ｂ
３）には、このように得られる４種類の信号９２の波形
が示されている。図８（ｂｎ）に示される波形の遅延時
間は、４△ｔｓ＋ｎ×△ｔｓである。
照すると、選択遅延回路３２は信号９１をさらに遅延
し、信号９２として出力する。選択遅延回路３２の遅延
時間は、遅延制御信号４２に応じて、２△ｔｓおよび２
△ｔｓ＋２△ｔｃの何れか一方に設定される。この遅延
時間と前述した選択遅延回路３１の遅延時間とを組み合
わせると、出力制御信号１３の遅延時間を４段階に調節
できる。遅延時間の調節は、遅延制御信号４１および４
２の論理値の組合せで指示される。図８（ｂ０）〜（ｂ
３）には、このように得られる４種類の信号９２の波形
が示されている。図８（ｂｎ）に示される波形の遅延時
間は、４△ｔｓ＋ｎ×△ｔｓである。
【００３９】次に、選択遅延回路３３の出力信号９３と
遅延制御信号４１〜４３との関係について説明する。
遅延制御信号４１〜４３との関係について説明する。
【００４０】図９（ａ）および（ｂ０）〜（ｂ７）を参
照すると、選択遅延回路３３は信号９２をさらに遅延
し、信号９３として出力する。選択遅延回路３２の遅延
時間は、遅延制御信号４３に応じて、２△ｔｓおよび２
△ｔｓ＋４△ｔｃの何れか一方に設定される。この遅延
時間と前述した選択遅延回路３１および３２の遅延時間
とを組み合わせると、出力制御信号１３の遅延時間を８
段階に調節できる。遅延時間の調節は、遅延制御信号４
１〜４３の論理値の組合せで指示される。図９（ｂ０）
〜（ｂ７）には、このように得られる４種類の信号９２
の波形が示されている。図９（ｂｎ）に示される波形の
遅延時間は、６△ｔｓ＋ｎ×△ｔｓである。
照すると、選択遅延回路３３は信号９２をさらに遅延
し、信号９３として出力する。選択遅延回路３２の遅延
時間は、遅延制御信号４３に応じて、２△ｔｓおよび２
△ｔｓ＋４△ｔｃの何れか一方に設定される。この遅延
時間と前述した選択遅延回路３１および３２の遅延時間
とを組み合わせると、出力制御信号１３の遅延時間を８
段階に調節できる。遅延時間の調節は、遅延制御信号４
１〜４３の論理値の組合せで指示される。図９（ｂ０）
〜（ｂ７）には、このように得られる４種類の信号９２
の波形が示されている。図９（ｂｎ）に示される波形の
遅延時間は、６△ｔｓ＋ｎ×△ｔｓである。
【００４１】次に、信号線７１の出力信号である出力制
御信号１３’と遅延制御信号４１〜４３との関係につい
て説明する。
御信号１３’と遅延制御信号４１〜４３との関係につい
て説明する。
【００４２】出力制御信号１３’は、信号９３と出力制
御信号１３との論理積である。このため、出力制御信号
１３’の立ち上がりタイミングは、信号９３の遅延時間
分だけ遅れる。一方、出力制御信号１３’の立ち下がり
タイミングは遅延されず、出力制御信号１３の立ち下が
りタイミングと同時である。この結果、遅延制御信号４
１〜４３の論理値の組合せに対して、図１０（ｂ０）〜
（ｂ７）に示される８種の波形が得られる。図１０（ｂ
ｎ）に示される波形では、出力制御信号１３’の立ち上
がりタイミングが６△ｔｓ＋ｎ×△ｔｓだけ遅延されて
いる。
御信号１３との論理積である。このため、出力制御信号
１３’の立ち上がりタイミングは、信号９３の遅延時間
分だけ遅れる。一方、出力制御信号１３’の立ち下がり
タイミングは遅延されず、出力制御信号１３の立ち下が
りタイミングと同時である。この結果、遅延制御信号４
１〜４３の論理値の組合せに対して、図１０（ｂ０）〜
（ｂ７）に示される８種の波形が得られる。図１０（ｂ
ｎ）に示される波形では、出力制御信号１３’の立ち上
がりタイミングが６△ｔｓ＋ｎ×△ｔｓだけ遅延されて
いる。
【００４３】このようにして、出力制御信号１３の立ち
上がりタイミングを遅延することができる。遅延時間は
遅延制御信号４１〜４３の設定により８段階に調節可能
である。出力制御信号１３の遅延時間を調節することに
より、バスファイトを防止することができる。以下に、
その防止方法について説明する。
上がりタイミングを遅延することができる。遅延時間は
遅延制御信号４１〜４３の設定により８段階に調節可能
である。出力制御信号１３の遅延時間を調節することに
より、バスファイトを防止することができる。以下に、
その防止方法について説明する。
【００４４】図１１（ａ）〜（ｆ）を参照すると、図１
１（ｂ’）および（ｃ）以外の信号波形は、図１４のも
のと同じである。ただし、遅延手段１７によって、出力
制御信号１３は△Ｔ１だけ遅延されている。遅延時間△
Ｔ１は、測定実験により求められる。図１１（ｃ）を参
照すると、出力制御信号１３が遅延されたため、出力信
号１２’は、時刻Ｔ２においてイネーブル状態になる。
このため、出力信号１２’と出力信号２２’とが同時に
イネーブル状態となるのは、時刻Ｔ２〜Ｔ３の△Ｔ２の
期間のみである。遅延時間の調節が離散的に行われるた
め、出力信号１２’と出力信号２２’のスキューを△Ｔ
２以下にすることはできない。しかしながら、△Ｔ２が
１０μ秒以内ならば、バスファイトの影響は問題になら
ない。つまり、バスファイトが防止できる。
１（ｂ’）および（ｃ）以外の信号波形は、図１４のも
のと同じである。ただし、遅延手段１７によって、出力
制御信号１３は△Ｔ１だけ遅延されている。遅延時間△
Ｔ１は、測定実験により求められる。図１１（ｃ）を参
照すると、出力制御信号１３が遅延されたため、出力信
号１２’は、時刻Ｔ２においてイネーブル状態になる。
このため、出力信号１２’と出力信号２２’とが同時に
イネーブル状態となるのは、時刻Ｔ２〜Ｔ３の△Ｔ２の
期間のみである。遅延時間の調節が離散的に行われるた
め、出力信号１２’と出力信号２２’のスキューを△Ｔ
２以下にすることはできない。しかしながら、△Ｔ２が
１０μ秒以内ならば、バスファイトの影響は問題になら
ない。つまり、バスファイトが防止できる。
【００４５】また、アンド回路１８の効果により、出力
制御信号１３の立ち下がりタイミングは遅延されない。
このため、出力信号１２’がディスエーブルになるタイ
ミングが遅れて、新たなバスファイトが生じることもな
い。
制御信号１３の立ち下がりタイミングは遅延されない。
このため、出力信号１２’がディスエーブルになるタイ
ミングが遅れて、新たなバスファイトが生じることもな
い。
【００４６】以上のように、本実施例では、遅延手段１
７により出力制御信号１３を遅延し、遅延された出力制
御信号１３を出力ゲート１５に供給する。このため、出
力信号１２’がイネーブルになるタイミングを遅らせる
ことができる。この遅延時間を調節することにより、出
力信号１２’と出力信号２２’の間のバスファイトを防
止することができる。また、アンド回路１８により出力
制御信号１３の立ち上がりタイミングのみを遅延させる
ようにした。このため、出力信号１２’がディスエーブ
ルになるタイミングが遅れて、新たなバスファイトが生
じることもない。
７により出力制御信号１３を遅延し、遅延された出力制
御信号１３を出力ゲート１５に供給する。このため、出
力信号１２’がイネーブルになるタイミングを遅らせる
ことができる。この遅延時間を調節することにより、出
力信号１２’と出力信号２２’の間のバスファイトを防
止することができる。また、アンド回路１８により出力
制御信号１３の立ち上がりタイミングのみを遅延させる
ようにした。このため、出力信号１２’がディスエーブ
ルになるタイミングが遅れて、新たなバスファイトが生
じることもない。
【００４７】次に、本発明の第２の実施例について説明
する。
する。
【００４８】図１３を参照すると、本実施例の特徴は、
バッファ回路５７を介して、遅延手段１７に出力制御信
号１３を供給することにある。この他の構成および効果
に関しては、第１の実施例のものと同じである。
バッファ回路５７を介して、遅延手段１７に出力制御信
号１３を供給することにある。この他の構成および効果
に関しては、第１の実施例のものと同じである。
【００４９】
【発明の効果】以上のように、本発明では、遅延手段に
より出力制御信号を遅延し、遅延された出力制御信号を
出力ゲートに供給するようにした。このため、出力信号
がイネーブルになるタイミングを遅らせることができ
る。この遅延時間を調節することにより、入出力バッフ
ァ間のバスファイトを防止することができる。また、遅
延手段では、出力制御信号１３の立ち上がりタイミング
のみを遅延させるようにした。このため、出力信号がデ
ィスエーブルになるタイミングが遅れて、新たなバスフ
ァイトが生じることもない。
より出力制御信号を遅延し、遅延された出力制御信号を
出力ゲートに供給するようにした。このため、出力信号
がイネーブルになるタイミングを遅らせることができ
る。この遅延時間を調節することにより、入出力バッフ
ァ間のバスファイトを防止することができる。また、遅
延手段では、出力制御信号１３の立ち上がりタイミング
のみを遅延させるようにした。このため、出力信号がデ
ィスエーブルになるタイミングが遅れて、新たなバスフ
ァイトが生じることもない。
【図面の簡単な説明】
【図１】 本発明の第１の実施例の構成を示すブロック
図。
図。
【図２】 図１の遅延手段１７の詳細な構造を示すブロ
ック図。
ック図。
【図３】 図２の可変遅延回路３０の詳細な構造を示す
ブロック図。
ブロック図。
【図４】 図３の選択遅延回路３１の詳細な構造を示す
ブロック図。
ブロック図。
【図５】 図４の遅延回路５３の詳細な構造の３形態を
示すブロック図。
示すブロック図。
【図６】 遅延回路５３として図５（ａ）のものを採用
したときの、第１の実施例の構成を示すブロック図。
したときの、第１の実施例の構成を示すブロック図。
【図７】 遅延制御信号４１と信号９１との関係を示す
図。
図。
【図８】 遅延制御信号４１および４２と信号９２との
関係を示す図。
関係を示す図。
【図９】 遅延制御信号４１〜４３と信号９３との関係
を示す図。
を示す図。
【図１０】 遅延制御信号４１〜４３と出力制御信号１
３’の関係を示す図。
３’の関係を示す図。
【図１１】 第１の実施例の動作を示すタイムチャー
ト。
ト。
【図１２】 本発明の第２の実施例の構成を示すブロッ
ク図。
ク図。
【図１３】 従来の入出力バッファの構成を示すブロッ
ク図。
ク図。
【図１４】 図１４の入出力バッファにおいて、バスフ
ァイトが生じる過程を説明する図。
ァイトが生じる過程を説明する図。
１０ バス １１ 入出力バッファ １２ 出力信号 １２’ 出力信号 １３ 出力制御信号 １３’ 出力制御信号 １４ 入力信号 １５ 出力ゲート １６ 入力ゲート １７ 遅延手段 １８ アンド回路 ２１ 入出力バッファ ２２ 出力信号 ２２’ 出力信号 ２３ 出力制御信号 ２３’ 出力制御信号 ２４ 入力信号 ２５ 出力ゲート ２６ 入力ゲート ３０ 可変遅延回路 ３１ 選択遅延回路 ３２ 選択遅延回路 ３３ 選択遅延回路 ４０ 遅延制御信号 ４１ 遅延制御信号 ４２ 遅延制御信号 ４３ 遅延制御信号 ５１ 選択回路 ５２ 選択回路 ５３ 遅延回路 ５４ コンデンサ ５５ 抵抗器 ５６ コイル ５７ バッファ回路 ６１ 選択回路 ６２ 選択回路 ６３ コンデンサ ６４ 選択回路 ６５ 選択回路 ６６ コンデンサ ６７ 選択回路 ６８ 選択回路 ６９ コンデンサ ７１ 信号線 ７２ 信号線 ７３ 信号線 ７４ 信号線 ７５ 信号線 ９１ 信号 ９２ 信号 ９３ 信号
Claims (9)
- 【請求項１】 外部から与えられる出力制御信号を入力
し、この出力制御信号を遅延して第１の信号として出力
し、前記出力制御信号の遅延時間が調節可能な遅延手段
と、 この遅延手段が出力する前記第１の信号と外部から与え
られる出力信号とを入力し、前記第１の信号がイネーブ
ル状態を指示しているときにはバスに前記出力信号を出
力し、前記第１の信号がディスエーブル状態を指示して
いるときには高インピーダンス状態となる出力ゲートと
を含むことを特徴とする入出力バッファ。 - 【請求項２】 前記遅延手段が、 遅延時間を指示する遅延制御信号と前記出力制御信号と
を入力し、前記遅延制御信号が指示する時間だけ前記出
力制御信号を遅延して第２の信号として出力する可変遅
延回路と、 この可変遅延回路が出力する前記第２の信号と前記出力
制御信号との論理積を出力するアンド回路とを含むこと
を特徴とする請求項１記載の入出力バッファ。 - 【請求項３】 前記選択遅延回路が、 第３の信号と第４の信号とを入力し、前記第３の信号が
遅延を指示しているときには前記第４の信号を所定の遅
延時間だけ遅延して出力し、前記第３の信号が遅延を指
示していないときには前記第４の信号を出力する複数の
選択遅延回路を含み、 前記複数の選択遅延回路が直列接続されていることを特
徴とする請求項２記載の入出力バッファ。 - 【請求項４】 前記複数の選択遅延回路の各々が、 第１の信号線に接続され、選択信号に応じて第２の信号
線および第３の信号線の何れか一方と前記第１の端子と
を電気的に接続する第１の選択回路と、 前記第３の信号線上の信号を所定時間だけ遅延して第４
の信号線上に送出する遅延回路と、 前記第１の選択回路が前記第１の信号線と前記第２の信
号線とを電気的に接続しているときには前記第２の信号
線と第５の信号線とを電気的に接続し、前記第１の選択
回路が前記第１の信号線と前記第３の信号線とを電気的
に接続しているときには前記第４の信号線と前記第５の
信号線とを電気的に接続する第２の選択器とを含むこと
を特徴とする請求項３記載の入出力バッファ。 - 【請求項５】 前記遅延回路が、 前記第３の信号線と前記第４の信号線とを接続する第６
の信号線と、 一端が前記第６の信号線に接続され、他端がアースに接
続されたコンデンサとを含むことを特徴とする請求項４
記載の入出力バッファ。 - 【請求項６】 前記遅延回路が、 一端が前記第３の信号線に接続され、他端が前記第４の
信号線に接続された抵抗器と、 一端が前記抵抗器の一端に接続され、他端がアースに接
続されたコンデンサとを含むことを特徴とする請求項４
記載の入出力バッファ。 - 【請求項７】 前記選択回路が、 一端が前記第３の信号線に接続され、他端が前記第４の
信号線に接続されたコイルと、 一端が前記コイルの一端に接続され、他端がアースに接
続されたコンデンサとを含むことを特徴とする請求項４
記載の入出力バッファ。 - 【請求項８】 前記複数の選択遅延回路の遅延時間が２
のべき乗の関係であることを特徴とする請求項３記載の
入出力バッファ。 - 【請求項９】 前記遅延手段がバッファを介して前記出
力制御信号を入力することを特徴とする請求項１記載の
入出力バッファ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6157764A JP2725601B2 (ja) | 1994-07-11 | 1994-07-11 | 入出力バッファ |
| US08/500,783 US5585742A (en) | 1994-07-11 | 1995-07-11 | Bus drivers using skew compensation delay circuits for enabling tristate output buffers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6157764A JP2725601B2 (ja) | 1994-07-11 | 1994-07-11 | 入出力バッファ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0823267A true JPH0823267A (ja) | 1996-01-23 |
| JP2725601B2 JP2725601B2 (ja) | 1998-03-11 |
Family
ID=15656808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6157764A Expired - Fee Related JP2725601B2 (ja) | 1994-07-11 | 1994-07-11 | 入出力バッファ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5585742A (ja) |
| JP (1) | JP2725601B2 (ja) |
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| US6690614B2 (en) | 2001-09-21 | 2004-02-10 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| JP2007532080A (ja) * | 2004-04-05 | 2007-11-08 | マイクロン テクノロジー，インコーポレイテッド | 遅延線同期装置および方法 |
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| US6134682A (en) * | 1998-08-31 | 2000-10-17 | International Business Machines Corporation | Testable bus control logic circuitry and method for using same |
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1994
- 1994-07-11 JP JP6157764A patent/JP2725601B2/ja not_active Expired - Fee Related
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- 1995-07-11 US US08/500,783 patent/US5585742A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
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| US5585742A (en) | 1996-12-17 |
| JP2725601B2 (ja) | 1998-03-11 |
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