KR950010626B1 - 데이타 출력 장치 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 와이드 비트 모드(Wide Bit Mode) 출력 방식과 관련된 데이타 출력 버퍼의 한예를 도시한 회로도.
제2a도 내지 제2c도는 종래의 데이타 출력 버퍼가 동작할 때에 발생하는 전원선의 노이즈 시뮬레이션(Simulation)도.
제3도는 본 발명의 데이타 검색회로와 데이타 출력 버퍼의 실시예를 도시한 회로도.
제4a도 내지 제4b도는 본 발명의 데이타 출력 버퍼가 동작할 때에 발생하는 전원선의 노이즈 시뮬레이션도.
* 도면의 주요부분에 대한 부호의 설명
11,32 : 제1데이타 출력 버퍼 12,33 : 제2데이타 출력 버퍼
31 : 데이타 검색회로
본 발명은 반도체 기억소자의 다비트 데이타 출력 장치(Multi-Bit Data Output Circuit)에 관한 것으로, 특히 동시에 두개 이상의 데이타 출력 버퍼로 리드 데이타를 출력하는 경우에 발생하는 전원선의 노이즈(Noise)를 감소시키기 위하여, 출력되는 리드 데이타를 검색하여 리드 데이타가 동일한 경우에는 작은 크기의 출력 드라이버(Output Driver)를 이용하고, 리드 데이타가 다른 경우에는 큰 크기의 출력 드라이버를 이용하여 데이타를 출력하도록 데이타 출력 버퍼를 구현한 데이타 출력 장치에 관한 것이다.
반도체 기억소자에서 리드 데이타가 출력되는 경우에는 데이타 출력 버퍼에서의 기생적인 캐패시턴스(Capacitance)의 영향 또는 기타의 부수적인 요인으로 인하여 노이즈가 발생하게 되며, 특히 많은 양의 전류가 흐르는 경우에 있어서는 전원선 자체에서도 노이즈가 발생하게 된다.
전원선에서 노이즈가 발생되는 것은 단시간에 저항이 큰 전원선에 많은 양의 전류가 흘러서 저항에 의한 전압 강하가 생기므로, 이로 인하여 전원선에 노이즈가 생기고, 반도체 칩과 외부를 연결하는 경우에는 전원선이 가지고 있는 인덕턴스(Inductance)의 영향으로 전원선에 노이즈가 생기게 된다.
상기와 같은 전원선의 노이즈는 첫번째로 트랜지스터의 스위칭 포인터(Switching Point)를 변화시켜서 입력 버퍼(Input buffer)등에서의 고전압레벨과 저전압레벨을 구분하는 능력을 변화시키므로 입력 버퍼의 성능을 저하시키고, 두번째로 내부 회로에서 미세한 신호를 센싱하는 경우에는 오동작을 유발하기도 하고, 세번째로 출력되는 데이타에 오실레이션(Oscillation)현상을 일으켜, 데이타 출력 속도를 저하시키는 등의 문제를 발생시킨다.
전원선의 노이즈는 전원선의 저항, 전원선에 존재하는 캐패시턴스 등과 관련이 있으며, 이에 영향을 미치는 요소에는 단위 시간에 흐르는 전류, 잔위 시간 동안의 전류의 변화량 등이 있고, 이중에서 단위 시간 동안의 전류의 변화량이 전원선의 노이즈에 미치는 영향은 매우 심각하다.
디램(DRAM) 소자에 있어서 동작이 진행되는 동안에 전류가 많이 흐르는 대표적인 구간은 디램 셀의 데이타를 센싱하는 구간과 데이타를 외부로 출력하는 구간이며, 실제적으로 가장 많은 양의 전류가 흐르는 구간은 디램 센싱 시간이라고 볼 수 있는데, 이 영역에서는 전류의 흐름이 전원 전압과 접지 전압에서 동시에 일어나고, 디램 소자의 내부에는 전원 전압과 접지 전압 사이에 많은 기생 캐패시턴스가 존재하므로 두개의 전원선 즉, 전원 전압과 접지 전압의 노이즈는 서로 상쇄되어 노이즈의 크기는 작아지고 또, 이 노이즈에 의한 입력 버퍼에서의 문제는 두 전원선의 노이즈를 대칭으로 만드는 경우에는 별로 심각한 문제는 아니다.
그러나, 데이타를 외부로 출력하는 경우에 있어서는, 전원 전압과 접지 전압 중에서 한 곳으로만 전류가 흐르게 되고, 소자의 내부에 존재하는 전원 전압과 접지 전압 사이의 기생 캐패시턴스로 인하여 두개의 전원선이 대칭적이 아닌 같은 방향으로 움직이게 되므로 스테틱 타입의 입력 버퍼 등에서는 스위칭 포인트의 변화와 같은 심각한 문제를 야기시키고 또한, 출력 전압레벨의 불안정을 초래하여 출력 데이타의 안정성에도 나쁜 영향을 미친다.
특히, 디램 소자가 발전하면서 동시에 많은 데이타를 출력하는 경우(×4, ×8, ×16과 같은 와이드 비트(Wide Bit)의 경우)에 있어서, 출력되는 데이타가 모두 동일한 경우에는 전원선에서 발생하는 노이즈의 문제는 더욱 심각해진다.
따라서, 본 발명에서는 상기의 전원선 노이즈 문제를 개선하기 위하여, 두개 이상의 데이타 출력 버퍼를 통해 동일한 데이타가 출력될 경우에는 출력 드라이버의 트랜지스터 크기를 줄여주고, 서로 다른 데이타가 출력될 경우에는 트랜지스터 크기를 크게할 수 있도록 데이타 출력 버퍼를 구현하였다.
이하, 두개의 데이타 출력 버퍼의 출력 데이타의 경우를 예를 들어, 첨부된 도면을 참조하여 데이타 출력 버퍼의 동작을 상세히 설명하기로 한다.
제1도는 종래의 와이드 비트 모드(Wide Bit Mode)출력 방식과 관련된 데이타 출력 버퍼의 한예를 도시한 회로도로서, PMOS형 풀-업 트랜지스터와 NMOS형 풀-다운 트랜지스터로 구성된 CMOS형 출력 드라이버를 포함하고 있으며, 셀로부터 리드된 데이타가 하이 데이타이면 PU1, PU2, PD1, PD2신호가 로직하이가 되므로, 풀-업 트랜지스터 M1,,M13이 턴-온되어 출력 노드 DOUT1, DOUT2에 전하를 공급하고, 셀로부터 리드된 데이타가 로우 데이타이면 PU1, PU2, PD1, PD2신호가 로직로우가 되므로, 풀-다운 트랜지스터 M12, M14가 턴-온되어 출력 노드 DOUT1, DOUT2의 전하를 그라운드로 방전시키게 된다.
상기 제1도에서 설명한 종래의 방식으로, 제1데이타 출력 버퍼(11)와 제2데이타 출력 버퍼(12)를 통하여 동일한 하이 데이타를 출력하는 경우에는 노드 A와 노드 C가 거의 같은 시각에 로직하이에서 로직로우로 변하기 때문에 하나의 데이타를 출력하는 경우에 비하여 전원선에 노이즈가 더 심하고, 제1데이타 출력 버퍼(11)와 제2데이타 출력 버퍼(12)가 각각 다른 데이타를 출력하는 경우에 비해서도 전원선의 노이즈가 심해지는 문제점이 존재한다.
제2a도 내지 제2c도는 종래의 데이타 출력 버퍼가 동작할 때에 발생하는 전원선의 노이즈를 시뮬레이션(Simulation)한 결과를 도시한 것이다.
제2a도는 한개의 데이타 출력 버퍼가 동작하는 경우의 전원선의 노이즈를 도시한 시뮬레이션도이다.
제2b도는 두개의 데이타 출력 버퍼가 동작하며, 동일한 데이타를 출력하는 경우의 전원선의 노이즈를 도시한 시뮬레이션도로서, 제2a도의 경우에 비해 전원선에 더 큰 노이즈가 발생함을 알 수 있다.
제2c도는 두개의 데이타 출력 버퍼가 동작하며, 서로 다른 데이타를 출력하는 경우의 전원선의 노이즈를 도시한 시뮬레이션도로서, 전원전압과 접지전압 사이의 노이즈가 서로 상쇄되어 전원선의 노이즈가 감쇄된 것을 알 수 있다.
본 발명에서는 와이드 비트 모드에서 동시에 여러개의 데이타 출력 버퍼를 통하여 동일한 데이타가 출력되는 경우에 전원선에서 발생하는 노이즈를 최소로 줄이기 위하여, 출력되는 데이타를 미리 검색하여 그 데이타들이 서로 다른 데이타인 경우에는 그 데이타를 정상적인 출력 드라이버를 통하여 출력하고, 출력되는 데이타가 서로 같은 경우에는 정상적인 출력 드라이버보다 작은 크기의 트랜지스터로 출력하도록 데이타 출력 버퍼를 구현하는데에 그 목적이 있다.
제3도는 본 발명의 데이타 검색회로와 데이타 출력 버퍼의 실시예를 도시한 회로도이다.
제3도에서 데이타 검색회로(31)는 셀 어레이(Cell Array)로부터 리드하여 데이타 출력 버퍼를 통해 출력하고자 하는 리드 데이타 D31, D32를 입력으로 하며, 노드 AA는 리드 데이타 D31, D32가 모두 하이 데이타인 경우에 로직로우 상태를 갖고, 나머지의 경우에는 로직하이 상태를 갖으며, 노드 BB는 리드 데이타 D31, D32가 모두 로우 데이타인 경우에 로직하이 상태를 갖고, 나머지의 경우에는 로직로우 상태를 갖는다.
제3도에서 제1데이타 출력 버퍼(32)와 제2데이타 출력 버퍼(33)는 제1도에 도시된 종래의 데이타 출력 버퍼의 풀-업 드라이버단에 리드 데이타 D31(D32)와 데이타 출력 버퍼 인에이블 신호 /OE의 조합에 의해 출력된 풀-업 리드 데이타 D31a(D32a)와 상기 데이타 검색회로(31)의 출력 AA를 입력으로 하는 게이트 G2(G6)의 출력에 의해 제어되는 PMOS 트랜지스터 T2(Q2)를 포함시키고, 풀-다운 드라이버단에 리드 데이타 D31(D32)와 데이타 출력 버퍼 인에이블 신호 /OE의 조합에 의해 출력된 풀-다운 리드 데이타 D31b(D32b)와 상기 데이타 검색회로(31)의 출력 BB를 입력으로 하는 게이트 G4(G8)의 출력에 의해 제어되는 PMOS 트랜지스터 T4(Q4)를 포함시켜서 필요에 따라 드라이버단의 크기를 증가시킬 수 있도록 구현하였다.
제3도에 도시된 데이타 출력 버퍼의 동작을 살펴보면 다음과 같다.
데이타 출력 버퍼(32,33)의 풀-업 리드 데이타 D31a, D31b는 대기시에는 로직로우 값을 가지며, 하이 데이타를 출력하는 경우에는 로직로우에서 로직하이로 전이하게 되고, 풀-다운 리드 데이타 D31b, D32b는 대기시에는 로직하이 값을 가지며, 로우 데이타를 출력하는 경우에는 로직하이에서 로직로우로 전이하는 신호이다.
제1데이타 출력 버퍼(32)와 제2데이타 출력 버퍼(33)의 출력 데이타가 서로 다른 경우에는 데이타 검색회로(31)의 출력인 AA는 로직하이 상태, BB는 로직로우 상태를 갖게 되고, 이때 제1데이타 출력 버퍼(32)로 하이 데이타가 출력되는 경우에는 대기시에 로직로우 상태로 있던 D31a 신호가 로직하이 상태로 전이하게 되어 노드 N31, N32가 모두 로직로우 상태로 전이하므로 풀-업 트랜지스터 T1, T2가 모두 동작하여, 출력단 DOUT31에 하이 데이타를 출력하게 되고, 마찬가지로 로우 데이타를 출력하는 경우에는 풀-다운 트랜지스터 T3, T4가 모두 동작하여, 출력단 DOUT31에 로우 데이타를 출력하게 된다.
제1데이타 출력 버퍼(32)와 제2데이타 출력 버퍼(33)로 출력되는 데이타가 하이 데이타로 동일한 경우에는 데이타 검색회로(31)의 출력 AA, BB는 모두 로직로우 상태를 갖게 되고, 대기시에 로직로우 상태로 있던 D31a(D32a) 신호가 로직하이 상태로 전이하게 되면 노드 N31(N35)는 로직하이 상태로 풀-업 트랜지스터 T2(Q2)를 턴-오프시키고, 노드 N32(M36)은 로직로우 상태로 풀-업 트랜지스터 T1(Q1)를 턴-온시켜 출력단 DOUT31(DOUT32)에 하이 데이타를 출력하게 되고, 또한 리드 데이타가 로우 데이타로 서로 동일한 경우에는 데이타 검색회로(31)의 출력 AA, BB는 모두 로직하이 상태를 갖게 되고, 대기시에 로직하이 상태로 있던 D31b(D32b) 신호가 로직로우 상태로 전이하게 되면 노드 N34(N38)는 로직로우 상태로 풀-다운 트랜지스터 T4(Q4)를 턴-오프시키고, 노드 N33(N37)은 로직하이 상태로 풀-다운 트랜지스터 T3(Q3)를 턴-온시켜 출력단 DOUT31(DOUT32)에 로우 데이타를 출력하게 된다.
상기한 바와 같이, 본 발명의 데이타 출력 버퍼의 경우에 있어서는 제1데이타 출력 버퍼(32)와 제2데이타 출력 버퍼(33)의 출력 데이타가 서로 동일한 경우에 동작하는 출력 드라이버가 서로 다른 데이타를 출력하는 경우에 비해 크기가 작아지는 것을 알 수 있다.
제4a도 내지 제4b도는 본 발명의 데이타 출력 버퍼가 동작할 때에 발생하는 전원선의 노이즈를 시뮬레이션한 결과를 도시한 것이다.
제4a도는 두개의 데이타 출력 버퍼가 동작하며, 동일한 데이타를 출력하는 경우의 전원선의 노이즈를 도시한 시뮬레이션도로서, 제2b도의 종래의 데이타 출력 버퍼에 비해 전원선에 발생하는 노이즈가 감소함을 알 수 있다.
제4b도는 두개의 데이타 출력 버퍼가 동작하며, 서로 다른 데이타를 출력하는 경우의 전원선의 노이즈를 도시한 시뮬레이션도로서, 전원전압과 접지전압 사이의 노이즈가 서로 상쇄되어 전원선의 노이즈가 감쇄된 것을 알 수 있다.
따라서, 본 발명의 데이타 출력 버퍼 즉, 두개의 리드 데이타를 검색한 후에 그 두개의 데이타가 동일한 경우에는 작은 크기의 출력 드라이버를 이용하여 데이타를 출력하고, 그 두개의 데이타가 서로 다른 경우에는 큰 크기의 출력 드라이버를 이용하여 데이타를 출력하는 회로를 사용하게 되면 전원선에서 발생하는 노이즈의 크기를 감소시켜, 내부 회로 중에서 노이즈의 영향을 받는 입력 버퍼 등의 회로 특성을 향상시킬 수 있고, 데이타 출력 파형에서 발생하는 댐핑(Damping)에 의한 출력 데이타 지연 등의 특성을 감소시킬 수 있는 효과를 얻게 된다.
Claims (7)
- 반도체 기억소자의 다비트 데이타 출력 장치에 있어서, 출력하고자 하는 데이타를 검색하는 데이타 검색회로와, 상기 데이타 검색회로의 출력을 입력으로 하는 각각의 데이타 출력 버퍼에서 풀-업 드라이버는 서로 다른 신호에 의해 게이트가 제어되는 두개의 트랜지스터로 이루어져 있으며, 두개의 트랜지스터는 리드되는 다비트 출력 데이타가 서로 동일한 경우에는 하나만 동작을 하고, 다비트 출력 데이타가 서로 다른 경우에는 두개의 트랜지스터가 모두 동작하도록 구현한 두개 이상의 데이타 출력 버퍼로 이루어진 것을 특징으로 하는 데이타 출력 장치.
- 제1항에 있어서, 상기 데이타 검색회로는 데이타 출력 버퍼로 출력하고자 하는 리드 데이타(D31,D32)를 입력으로 하여 제1출력(AA)를 출력하는 낸드 게이트(NAND Gate)와, 데이타 출력 버퍼로 출력하고자 하는 리드 데이타(D31,D32)를 입력으로 하여 제2출력(BB)을 출력하는 노아 게이트(NOR Gate)로 구성된 것을 특징으로 하는 데이타 출력 장치.
- 제1항에 있어서, 상기 데이타 출력 버퍼의 풀-업 드라이버는, 리드 데이타(D31)에 의해 출력된 풀-업 리드 데이타(D31a)가 반전된 신호에 의해 게이트가 제어되는 제1PMOS 트랜지스터(T1)와, 상기 풀-업 리드 데이타(D31a)와 데이타 검색회로의 제1출력(AA)을 입력으로 한 게이트(G2)의 출력에 의해 제어되는 제2PMOS 트랜지스터(T2)로 이루어지는 것을 특징으로 하는 데이타 출력 장치.
- 반도체 기억소자의 다비트 데이타 출력 장치에 있어서, 출력하고자 하는 데이타를 검색하는 데이타 검색회로와, 상기 데이타 검색회로의 출력을 입력으로 하는 각각의 데이타 출력 버퍼에서 풀-다운 드라이버는 서로 다른 신호에 의해 게이트가 제어되는 두개의 트랜지스터로 이루어져 있으며, 두개의 트랜지스터는 리드되는 다비트 출력 데이타가 서로 동일한 경우에는 하나만 동작을 하고, 다비트 출력 데이타가 서로 다른 경우에는 두개의 트랜지스터가 모두 동작하도록 구현한 두개 이상의 데이타 출력 버퍼로 이루어진 것을 특징으로 하는 데이타 출력 장치.
- 제4항에 있어서, 상기 데이타 검색회로는 데이타 출력 버퍼로 출력하고자 하는 리드 데이타(D31,D32)를 입력으로 하여 제1출력(AA)을 출력하는 낸드 게이트(NAND Gate)와, 데이타 출력 버퍼로 출력하고자 하는 리드 데이타(D31,D32)를 입력으로 하여 제2출력(BB)을 출력하는 노아 게이트(NOR Gate)로 구성된 것을 특징으로 하는 데이타 출력 장치.
- 제4항에 있어서, 상기 데이타 출력 버퍼의 풀-다운 드라이버는, 리드 데이타(D31)에 의해 출력된 풀-다운 리드 데이타(D31b)가 반전된 신호에 의해 게이트가 제어되는 제1NMOS 트랜지스터(T3)와, 상기 풀-다운 리드 데이타(D31b)와 데이타 검색회로의 제2출력(BB)을 입력으로 한 게이트(G4)의 출력에 의해 제어되는 제2NMOS 트랜지스터(T4)로 이루어지는 것을 특징으로 하는 데이타 출력 장치.
- 반도체 기억소자의 데이타 출력 장치에 있어서, 출력하고자 하는 데이타를 검색하는 데이타 검색회로와, 상기 데이타 검색회로의 출력을 입력으로 하는 각각의 데이타 출력 버퍼에서 풀-업 드라이버는 서로 다른 신호에 의해 게이트가 제어되는 두개의 트랜지스터로 이루어져 있으며, 두개의 트랜지스터는 리드되는 다비트 출력 데이타가 서로 동일한 경우에는 하나만 동작을 하고, 다비트 출력 데이타가 서로 다른 경우에는 두개의 트랜지스터가 모두 동작하도록 구현하고, 풀-다운 드라이버는 서로 다른 신호에 의해 게이트가 제어되는 두개의 트랜지스터로 이루어져 있으며, 두개의 트랜지스터는 리드되는 다비트 출력 데이타가 서로 동일한 경우에는 하나만 동작을 하고, 다비트 출력 데이타가 서로 다른 경우에는 두개의 트랜지스터가 모두 동작하도록 구현한 두개 이상의 데이타 출력 버퍼로 이루어진 것을 특징으로 하는 데이타 출력 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930014016A KR950010626B1 (ko) | 1993-07-23 | 1993-07-23 | 데이타 출력 장치 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930014016A KR950010626B1 (ko) | 1993-07-23 | 1993-07-23 | 데이타 출력 장치 |
Publications (2)
| Publication Number | Publication Date |
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| KR950004277A KR950004277A (ko) | 1995-02-17 |
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| KR1019930014016A KR950010626B1 (ko) | 1993-07-23 | 1993-07-23 | 데이타 출력 장치 |
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|---|---|
| KR (1) | KR950010626B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7355900B2 (en) | 2005-04-20 | 2008-04-08 | Samsung Electronics Co., Ltd | Output buffer circuit for semiconductor memory device |
-
1993
- 1993-07-23 KR KR1019930014016A patent/KR950010626B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7355900B2 (en) | 2005-04-20 | 2008-04-08 | Samsung Electronics Co., Ltd | Output buffer circuit for semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950004277A (ko) | 1995-02-17 |
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