KR100557937B1 - 바운싱 노이즈 영향이 적은 입력 버퍼 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자에 있어서, 출력 버퍼 신호의 천이에 따른 바운싱 노이즈의 영향을 적게 받는 입력 버퍼 회로에 관한 것이다.
본 발명의 입력 버퍼 회로는 반도체 메모리 소자에 있어서, 칩 선택 신호에 따라 패드 입력 신호를 버퍼링하여 메모리 내부로 전달하기 위한 버퍼 수단과, 상기 버퍼 수단에 연결되고, 패드 입력 신호와 칩 선택 신호에 따라 바운싱 노이즈에 의한 글리치 현상을 억제하기 위한 제어부를 포함한다.

Description

바운싱 노이즈 영향이 적은 입력 버퍼 회로{INPUT BUFFER WITH LOW BOUNCING NOISE EFFECT}
도 1은 종래의 출력 버퍼 회로도,
도 2는 종래의 입력 버퍼 회로도,
도 3은 종래의 출력 버퍼 회로 및 입력 버퍼 회로를 이용한 바운싱 노이즈 테스트 회로도,
도 4는 상기 도 3의 회로에 의한 시뮬레이션 결과를 나타낸 도면,
도 5는 본 발명의 실시예에 따른 입력 버퍼 회로도,
도 6은 상기 도 5의 입력 버퍼 회로를 이용하여 바운싱 노이즈를 테스트한 시뮬레이션 결과 도면.
(도면의 주요 부분에 대한 부호의 명칭)
10: 출력 버퍼 회로 20, 200: 입력 버퍼 회로
100: 바운싱 노이즈를 측정하기 위한 테스트 회로
110: 출력 버퍼부 120: 입력 버퍼 회로
130: 더미부
210: 버퍼 수단 220: 제어부
211: 반전부 212: 딜레이 수단
221: 글리치 억제부 222: 온/오프 선택부
NOR: NOR 게이트 NAND: NAND 게이트
INV1, ... , INV221: 인버터 R1, ... , R133: 저항
P1, ... , P212: PMOS 트랜지스터 N1, ... , N224: NMOS 트랜지스터
L131, ... , L133: 인덕터 C131: 커패시터
본 발명은 반도체 메모리 소자에 관한 것으로서, 보다 구체적으로는 출력 버퍼(Output buffer) 회로의 출력 신호 천이 과정에서 발생하는, 바운싱 노이즈(Bouncing Noise)의 영향을 적게 받는 입력 버퍼(Input buffer) 회로에 관한 것이다.
메모리 셀에 데이터 신호를 저장하거나, 저장된 데이터 신호를 출력하기 위해서는, 데이터 신호를 저장 또는 출력할 메모리 어드레스(Address)를 지정하는 신호가 인가된 후에, 지정된 메모리로 데이터 신호를 운반하여 저장하거나, 저장된 데이터 신호를 읽어서 출력한다.
이 때, 메모리 셀에 데이터 신호를 저장하는 동작은 입력 버퍼 회로를 통하여 전송된 데이터 신호가 비트 라인 센스 증폭기(Bit Line Sense Amplifier: BLSA)를 통하여 증폭되어 메모리 셀에 기록됨으로써 이루어진다.
반면에, 메모리 셀에 저장된 데이터 신호를 출력하기 위해서는, 상기 데이터 신호가 데이터 버스 센스 증폭기(Data Bus Sense Amplifier: DBSA)를 통하여 증폭된 후에, 출력 버퍼에 의하여 외부로 출력된다.
도 1에는 상기와 같이 데이터 신호를 메모리 셀로부터 외부로 출력하는데 사용되는 출력 버퍼 회로를 도시하였다. 도 1을 참조하면, 종래의 출력 버퍼 회로(10)는 메모리 셀로부터 읽혀진 데이터 신호(data)가 PMOS 트랜지스터(P-channel Metal Oxide Semiconductor Transistor: P1)와 NMOS 트랜지스터(N-channel Metal Oxide Semiconductor Transistor: N1)로 이루어진 CMOS 트랜지스터(Complementary MOS Transistor)에 의해 반전된 출력 신호(dataout)가 발생된다.
이 때, 데이터 신호(data)가 천이되어 CMOS 트랜지스터의 출력 신호(dataout)도 천이 되는데, PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)가 동시에 턴-온된 동안에 정적 전류(Static current)가 흐르기 때문에, 상기 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)를 서로 다른 시간 간격으로 온/오프 시키기 위하여 데이터 신호(data)와 CMOS 트랜지스터 사이에 딜레이를 다르게 하는 소자들이 삽입된다.
즉, PMOS 트랜지스터(P1)의 입력단을 보면, 인버터(Inverter: INV1)를 통하여 한 쪽 입력이 로우 상태인 NOR 게이트(NOR)에 의하여 데이터 신호(data)는 반전되고, 다시 인버터(INV2)와 저항(R1)을 통하여 데이터 신호(data)와 동일한 위상의 신호가 상기 PMOS 트랜지스터(P1)에 제공된다. 반면에, NMOS 트랜지스터(N1)의 입력단은 하이 상태의 한 쪽 입력을 갖는 NAND 게이트(NAND)에 의해 데이터 신호(data)가 반전되고, 다시 인버터(INV3)와 저항(R2)에 의하여 데이터 신호(data)와 동일한 위상의 신호가 상기 NMOS 트랜지스터(N1) 게이트 단자에 전달된다.
결국, 상기 데이터 신호(data)는 NOR 게이트(NOR), NAND 게이트(NAND), 인버터(INV2, INV3) 및 저항(R1, R2)을 통하여 서로 다른 시간만큼 딜레이(delay)된 후에 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)에 전달된다. 따라서, 상기 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)는 일정 시간 간격으로 턴-온되어 정적 전류가 흐르는 것을 방지하고, 데이터 신호(data)가 천이된 후에 일정 시간만큼 딜레이 되어 반전 신호가 CMOS 트랜지스터의 출력 노드(node1)를 통해 출력 신호(dataout)로 발생된다.
일반적으로, 입력 데이터 신호(data)가 하이 상태에서 로우 상태, 또는 로우 상태에서 하이 상태로 천이하는 경우에 CMOS 트랜지스터의 출력 노드(node1)에서 발생하는 신호의 천이를 빠른 속도로 이루어지도록 하기 위하여, 상기 CMOS 트랜지스터를 이루는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 크기를 크게 만든다.
그러나, 그에 따라 입력 데이터 신호(data)가 로우 상태에서 하이 상태로 천이하여, 출력 데이터 신호(dataout)는 하이 상태에서 로우 상태의 매우 큰 폭으로 천이하기 때문에, 로우 상태에 도달되었을 때 출력 신호(dataout)가 바운싱되는 현상이 발생한다.
특히, 최근에는 ×4, ×8, ×16의 다중 비트(Multi-bit)를 갖는 SRAM(Static Random Access Memory) 등이 증가하여 다수의 출력 버퍼가 동시에 천이하는 경우에 전원으로부터 큰 전류가 흐르게 되는데, 이로 인하여 내부 배선에 의하여 발생하는 인덕턴스(Inductance) 성분이 기전력을 발생시키고, 커패시턴스(Capacitance)와 결합하여 출력 파형을 더욱 크게 바운싱 시키게 된다.
이러한 바운싱 때문에, 출력 버퍼의 고속성이 저하되고, 노이즈가 발생하며, 특히, 같은 접지 전원에 연결되어 있는 어드레스 입력 버퍼 회로 및 데이터 입력 버퍼 회로에 영향을 주어, 실제 동작되지 않은 입력 버퍼가 동작된 것처럼 반도체 소자가 오류 동작을 일으키게 된다.
종래의 입력 버퍼 회로는 상기와 같은 바운싱 노이즈에 대한 면역성이 전혀 없기 때문에, 바운싱 노이즈에 의한 영향을 줄이기 위하여 상기 출력 버퍼 회로와 같이 데이터 출력 신호의 발생 시간을 지연시키는 방법을 사용해 왔다.
도 2에는 종래의 입력 버퍼 회로를 도시하였다. 도 2를 참조하면, 종래의 입력 버퍼 회로(20)는 패드 입력 신호(pad)와 칩 선택 신호(csb)를 입력으로 하고 전원 전압에 직렬로 연결된 PMOS 트랜지스터(P21, P22)와, 패드 입력 신호(pad)와 칩 선택 신호(csb)를 입력으로 하고 접지 전원에 병렬로 연결된 NMOS 트랜지스터(N21, N22)에 의하여 제 2 노드(node2)에서 패드 입력 신호(pad)의 반전 신호가 발생된다. 이렇게 반전된 신호는 홀수 개의 직렬 연결된 인버터(INV21, INV22, INV23)를 통하여 패드 입력 신호(pad)와 위상이 같은 CMOS 레벨의 패드 출력 신호(padout)가 발생된다.
이 때, 메모리 셀과 데이터 신호를 주고받는 반도체 소자들은 TTL(Transistor Transistor Logic) 또는 CMOS 로직(Logic)을 사용하는데, TTL은 CMOS 로직보다 노이즈 마진(Noise Margin)이 좁기 때문에, 외부로부터의 입력 신호가 TTL인 경우에 이를 CMOS 로직 신호로 변환하도록 입력 부분에 PMOS 트랜지스터 또는 NMOS 트랜지스터를 구성한다.
따라서, 상기 도 2에서는 패드 입력 신호(pad)가 TTL 레벨로 입력되는 경우를 가정하고, 입력 버퍼 회로(20)를 구성한다. 즉, 패드 입력 신호(pad)가 0.8 볼트의 VIL(로우 상태로 인식되는 최대 입력 전압)과 2.4 볼트의 VIH(하이 상태로 인식되는 최소 입력 전압)인 경우를 고려하여 PMOS 트랜지스터(P21)가 설계된다.
그러나, 출력 버퍼 회로의 데이터 출력 신호가 하이 상태에서 로우 상태로 천이하는 과정에서 바운싱이 발생하면, 출력 버퍼 회로의 접지 단자에 함께 연결되어 있는 입력 버퍼 회로의 접지 노드(node1)에도 바운싱의 영향이 발생하고, 그에 따라 상기 제 2 노드(node3)가 흔들리게 되어, 인버터(INV21)를 통하여 반전된 제 3 노드(node3) 신호 및 패드 출력 신호(padout)에 펄스(Pulse)가 발생하는 현상이 나타난다.
도 3은 상기와 같은 바운싱 노이즈를 테스트하기 위하여 출력 버퍼와 입력 버퍼 회로를 연결한 테스트 회로를 도시한 것이다. 도 3을 참조하면, 바운싱 노이즈 테스트 회로(100)는 데이터 신호가 입력되는 다수의 출력 버퍼 회로로 구성된 출력 버퍼부(110)와, 접지 노드(node1)가 테스트용 더미부(Dummy: 130)를 통하여 상기 출력 버퍼부(110)의 접지 단자(gndd)에 연결되어 패드 입력 신호(pad)를 CMOS 레벨로 변환하여 출력하는 입력 버퍼 회로(120)로 이루어진다.
상기 출력 버퍼부(110)는 4개, 8개, 또는 16개의 출력 버퍼 회로로 형성될 수 있는데, 상기에서는 8개의 출력 버퍼 회로로 이루어진 경우로서 데이터 입력 신호(din)를 반전시켜 데이터 출력 신호(dout)를 발생하는 것을 가정한다.
상기 더미부(130)는 출력 버퍼부(110)와 입력 버퍼 회로(120) 사이에 직렬 또는 병렬로 연결된 다수의 인덕터(L131, L132, L133)와 저항(R131, R132, R133), 커패시터(C131)로 이루어지는데, 각 소자는 반도체 소자의 실제 제작 환경과 테스트 환경을 유사하게 설정하기 위하여 삽입된 것이다.
상기 입력 버퍼 회로(120)는 상기 도 2에 도시된 종래의 입력 버퍼 회로(20)와 구성 및 동작이 동일한데, 접지 노드(node1)가 상기 더미부(130)를 통하여 출력 버퍼부(110)의 접지 단자(gndd)에 연결된다. 그리고, 입력 버퍼 회로(120)의 각 소자의 기호는 상기 도 2에서 사용된 기호와 동일하게 사용하였다.
도 4는 상기 도 3의 바운싱 노이즈 테스트 회로를 이용한 시뮬레이션(Simulation) 결과를 도시한 것이다. 도 4를 참조하면, 바운싱 노이즈가 가장 크게 나타나는 경우로서, 패드 입력 신호(pad: 42)가 하이 상태(2.4 볼트)인 경우에 데이터 입력 신호(din: 41)가 로우 상태에서 하이 상태로 천이 함으로써 출력 버퍼부(110)를 구성하는 8 개의 출력 버퍼 회로가 동시에 하이 상태에서 로우 상태로 천이하여 데이터 출력 신호(dout: 43)를 발생하는 경우이다.
이 때, 상기 입력 버퍼부(120)의 패드 입력 신호(pad: 42)와 칩 선택 신호(csb)는 각각 하이 상태로 로우 상태로서, 입력 버퍼부(120)의 동작 상태로 가 정한다.
데이터 출력 신호(43)가 하이 상태(5.12 볼트)에서 로우 상태(0 볼트)의 큰 폭으로 천이하는 경우에, 입력 버퍼 회로(120)의 접지 노드(node1) 전압(44)은 출력 버퍼부(110)의 접지 단자(gndd)에 따라 바운싱 현상을 나타낸다. 이 때, 패드 입력 신호(42)는 하이 상태이고, 칩 선택 신호(csb)는 로우 상태이기 때문에, 제 2 노드(node2)의 전압(45)은 로우 상태가 되어야 하지만, 접지 노드(node1)의 바운싱 때문에 불안정하게 요동치게 된다. 따라서, 상기 제 2 노드(node2)에 연결된 인버터(INV21)의 출력 노드인 제 3 노드(node3)의 반전 신호(46)가 하이 상태의 안정된 값을 갖지 못하고, 글리치(Glitch)가 발생한다.
결국, 이렇게 글리치가 발생한 전압(46)은 제 3 노드(node3)에 연결된 다수 개의 인버터(INV22, INV23)에 의하여 패드 출력 신호(padout)에 나타나서, 회로의 오동작을 유발하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 글리치를 차단하기 위한 제어부를 포함함으로써 바운싱 노이즈 현상을 감소시키는 입력 버퍼 회로를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위하여, 본 발명의 입력 버퍼 회로는 칩 선택 신호에 따라 패드 입력 신호를 버퍼링하여 메모리 내부로 전달하기 위한 버퍼 수단과, 상기 버퍼 수단에 연결되어 패드 입력 신호와 칩 선택 신호에 따라 바운싱 노이즈에 의한 글리치 현상을 방지하기 위한 제어부를 포함하는 것을 특징으로 한다.
상기 버퍼 수단은 패드 입력 신호와 칩 선택 신호를 입력으로 하여 상기 패드 입력 신호를 반전시키기 위한 반전부와 상기 반전부의 출력 신호를 딜레이 시켜서 패드 출력 신호를 발생시키는 딜레이 수단을 포함하는 것을 특징으로 한다.
상기 반전부는 패드 입력 신호와 칩 선택 신호를 각각 입력으로 하고, 전원 전압에 직렬로 연결된 제 1 및 제 2 PMOS 트랜지스터와, 패드 입력 신호와 칩 선택 신호를 각각 입력으로 하고, 접지 전원과 상기 제 2 PMOS 트랜지스터 사이에 병렬로 연결된 제 1 및 제 2 NMOS 트랜지스터로 이루어지는 것을 특징으로 한다.
상기 딜레이 수단은 반전부의 출력 노드에 직렬로 연결된 다수의 인버터로 이루어지는 것을 특징으로 한다.
상기 제어부는 반전부의 출력 노드에 연결되어 상기 출력 노드의 글리치를 억제하기 위한 글리치 억제부와, 패드 입력 신호와 칩 선택 신호에 따라 상기 글리치 억제부의 동작을 조절하는 온/오프 선택부로 이루어지는 것을 특징으로 한다.
상기 글리치 억제부는 반전부의 출력 노드에 연결된 제 3 NMOS 트랜지스터와, 상기 제 3 NMOS 트랜지스터의 게이트 단자에 연결되는 NMOS 트랜지스터로 이루어지는 것을 특징으로 한다.
상기 온/오프 선택부는 패드 입력 신호를 입력으로 제공받는 제 5 NMOS 트랜지스터와, 인버터를 통하여 칩 선택 신호를 입력으로 제공받는 제 6 NMOS 트랜지스터가 전원 전압과 상기 글리치 선택부 사이에 직렬로 연결되는 것을 특징으로 한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하 도록 한다.
도 5는 본 발명의 실시예에 따른 바운싱 노이즈의 영향을 억제하는 입력 버퍼 회로도를 도시한 것이다. 도 5를 참조하면, 본 발명의 입력 버퍼 회로(200)는 칩 선택 신호(csb)에 따라 패드 입력 신호(pad)를 버퍼링하여 메모리 소자 내부로 출력 신호(padout)를 제공하기 위한 버퍼 수단(210)과, 상기 버퍼 수단(210)에 연결되어 패드 입력 신호(pad)와 칩 선택 신호(csb)에 따라 바운싱 노이즈 현상을 억제하기 위한 제어부(220)를 포함한다.
상기 버퍼 수단(210)은 칩 선택 신호(csb)에 따라 패드 입력 신호(pad)를 반전시키기 위한 반전부(211)와 상기 반전부(211)의 출력 신호를 딜레이시켜서 패드 출력 신호(padout)를 발생시키는 딜레이 수단(212)으로 이루어진다.
상기 반전부(211)는 소오스 단자가 전원 전압에 연결되고 패드 입력 신호(pad)를 게이트 입력으로 하는 제 1 PMOS 트랜지스터(P211)와, 상기 제 1 PMOS 트랜지스터(P211)에 직렬로 연결되고, 칩 선택 신호(csb)를 입력으로 하는 제 2 PMOS 트랜지스터(P212)와, 드레인 단자가 상기 제 2 PMOS 트랜지스터(P212)의 드레인 단자에 연결되고 패드 입력 신호(pad)를 게이트 입력으로 하는 제 1 NMOS 트랜지스터(N211)와, 칩 선택 신호(csb)를 게이트 입력으로 하고 상기 제 1 NMOS 트랜지스터(N211)와 병렬로 연결되어 소오스 단자(node211)가 접지 전원으로 이어지는 제 2 NMOS 트랜지스터(N212)로 이루어진다.
그리고, 상기 딜레이 수단(212)은 상기 반전부(211)의 출력 노드(node212)에 직렬로 연결된 다수의 인버터(INV211, INV212, INV213)로 이루어지는데, 반전부(211) 출력 신호를 딜레이 시켜서 패드 출력 신호(padout)를 발생한다.
이 때, 접지 전원에 연결된 상기 제 1 및 제 2 NMOS 트랜지스터(N211, N212)의 소오스 단자인 제 1 노드(node211)는 출력 버퍼 회로의 접지 단자와 공통으로 연결되어 있기 때문에, 출력 버퍼 회로의 접지 단자에서 발생하는 바운싱 현상이 제 1 노드(node211)에 영향을 미치게 된다.
상기 반전부(211)에서 칩 선택 신호(csb)가 하이 상태로 인가되는 경우에는 제 2 NMOS 트랜지스터(N212)가 턴-온되어, 출력 단자인 제 2 노드(node212)는 패드 입력 신호(pad)에 관계없이 로우 상태가 된다. 하지만, 칩 선택 신호(csb)가 로우 상태로 인가되면 제 2 PMOS 트랜지스터(P212)가 턴-온되고, 제 2 NMOS 트랜지스터(N212)가 턴-오프되어 패드 입력 신호(pad)에 따라 제 2 노드(node212)의 전위가 바뀐다.
즉, 칩 선택 신호(csb)가 로우 상태에서, 패드 입력 신호(pad)가 하이 상태로 인가되면, 제 1 PMOS 트랜지스터(P211)가 턴-오프되고, 제 1 NMOS 트랜지스터(N211)가 턴-온되어 제 2 노드(node212)는 로우 상태가 되고, 패드 입력 신호(pad)가 로우 상태로 인가되면, 반대로 되어 제 2 노드(node212)는 하이 상태로 천이한다. 결국, 칩 선택 신호(csb)가 로우 상태로 인가되는 경우에는 상기 반전부(211)가 정상 동작을 수행하여 패드 입력 신호(pad)의 반전된 신호가 제 2 노드(node212)에 발생한다.
상기 반전부(212)의 출력 신호는 직렬로 연결된 다수의 인버터를 통하여 딜레이 되는데 패드 출력 신호(padout)는 패드 입력 신호(pad)와 위상이 같거나 반전 되어 메모리 내부에 전달된다. 상기 도 5의 경우에서는 직렬 연결된 제 1 내지 제 3 인버터(INV211, INV212, INV213)에 의하여 패드 입력 신호(pad)와 동일한 위상의 출력 신호(padout)가 발생하는데, 제 1 인버터(INV211)의 출력 단자인 제 3 노드(node213)에서는 패드 입력 신호(pad)와 동일한 위상을 갖는 출력 신호가 발생한다.
상기 제어부(220)는 반전부(211)의 출력 노드(node212)에 연결되어 글리치 발생을 억제하기 위한 글리치 억제부(221)와, 패드 입력 신호(pad) 및 칩 선택 신호(csb)에 따라 상기 글리치 억제부(221)의 동작을 제어하기 위한 온/오프 선택부(222)로 이루어진다.
상기 글리치 억제부(221)는 소오스 단자가 접지 전원에 연결되고, 상기 제 2 노드(node212)에 드레인 단자가 연결된 제 3 NMOS 트랜지스터(N221)와, 소오스 단자가 접지 전원에 연결되고, 상기 제 3 NMOS 트랜지스터(N221)의 게이트 단자인 제 4 노드(node221)에 드레인 단자가 연결된 제 4 NMOS 트랜지스터(N222)로 이루어지는데, 상기 제 4 NMOS 트랜지스터(N222)는 전원 전압을 게이트 입력으로 제공받기 때문에 항상 턴-온 상태가 된다.
상기 온/오프 선택부(222)는 소오스 단자가 접지 전원에 연결되고 패드 입력 신호(pad)를 게이트 입력으로 하는 제 5 NMOS 트랜지스터(N223)와, 소오스 단자가 상기 제 5 NMOS 트랜지스터(N223)의 드레인 단자에 연결되고 제 4 인버터(INV221)를 통하여 칩 선택 신호(csb)를 게이트 입력으로 하는 제 6 NMOS 트랜지스터(N224)로 이루어지는데, 상기 제 6 NMOS 트랜지스터(N224)의 드레인 단자는 글리치 억제 부(221)의 제 4 노드(node221)에 이어진다.
패드 입력 신호(pad)가 하이 상태로 인가되고, 칩 선택 신호(csb)가 로우 상태로 인가되어 상기 버퍼 수단(210)이 정상적인 버퍼링 동작을 수행하는 경우에, 온/오프 선택부(222)의 제 5 및 제 6 NMOS 트랜지스터(N223, N224)는 각각 패드 입력 신호(pad)와 제 4 인버터(INV221)에 의해 반전된 칩 선택 신호(csb)에 의해 턴-온된다. 그래서, 글리치 억제부(221)의 제 4 노드(node221)에는 전원 전압에서 상기 제 5 및 제 6 NMOS 트랜지스터(N223, N224)의 문턱 전압(Threshold voltage)만큼 하강된 전압이 인가되고, 그에 따라 제 3 NMOS 트랜지스터(N221)가 부분적으로 턴-온되어 제 2 노드(node212)의 전위를 로우 상태로 유지시키는 역할을 한다.
결국, 패드 입력 신호(pad)가 하이 상태에서 출력 버퍼 회로의 접지 단자에서 바운싱 현상이 발생하여 입력 버퍼 회로의 접지 노드(node211)에 노이즈 영향을 주는 경우라도, 제 2 노드(node212)의 전위는 크게 흔들리지 않고, 안정적인 로우 상태를 유지하게 된다.
반대로, 칩 선택 신호(csb)가 하이 상태로 인가되어 상기 버퍼 수단(210)이 버퍼링 동작을 수행하지 않는 경우 또는 패드 입력 신호(pad)가 로우 상태로 인가되는 경우에는, 온/오프 선택부(222)의 제 5 또는 제 6 NMOS 트랜지스터(N223, N224)가 턴-오프되고, 항상 턴-온되어 있는 제 4 NMOS 트랜지스터(N222)에 의해 글리치 억제부(221)의 제 4 노드(node221)는 로우 상태의 전위를 유지하게 된다.
따라서, 제 3 NMOS 트랜지스터(N221)는 턴-오프되어, 본 발명의 입력 버퍼 회로(200)는 종래의 입력 버퍼 회로(20)와 동일한 동작을 수행한다.
결국, 칩 선택 신호(csb)가 로우 상태로 인가되어 버퍼 수단(210)이 정상적인 버퍼링 동작을 수행하는 경우에, 패드 입력 신호(pad)가 하이 상태로 인가되면 상기 제어부(220)는 반전부(211)의 출력 노드(node212)를 로우 상태로 유지시켜서 출력 버퍼 회로에 의한 바운싱 노이즈 현상을 억제하는 작용을 하고, 그 이외의 경우에는 제어부(220)가 상기 반전부(211)의 출력 노드(node212)와 단절되어 버퍼 수단(210)만으로 버퍼링 동작을 수행하기 때문에 불필요한 전류를 감소시킨다.
도 6은 상기 도 5의 본 발명에 따른 입력 버퍼 회로를 이용하여 바운싱 노이즈 현상에 대한 특성을 테스트한 시뮬레이션 결과를 도시한 것이다. 상기 도 6에서는 도 3에 도시된 바운싱 노이즈 테스트 회로와 동일한 상황을 비교하기 위하여, 종래의 입력 버퍼 회로를 도 5에 도시된 본 발명의 입력 버퍼 회로(200)로 치환하여 테스트를 수행하였다.
도 6을 참조하면, 칩 선택 신호(csb)가 로우 상태로 인가되어 버퍼 수단(210)이 정상적인 버퍼링 동작을 수행하는 경우에, 패드 입력 신호(62)가 하이 상태에서 데이터 입력 신호(din: 61)가 로우 상태에서 하이 상태로 천이하면, 데이터 출력 신호(dout: 63)는 하이 상태에서 로우 상태로 천이 한다. 이 때, 상기 데이터 출력 신호(63)의 하강하는 폭이 크기 때문에, 출력 버퍼 회로의 접지 단자와 공통으로 연결된 입력 버퍼 회로의 접지 노드 전위(64)는 크게 바운싱된다.
그러나, 온/오프 선택 수단(222)의 제 5 및 제 6 NMOS 트랜지스터(N223, N224)가 턴-온된 상태이기 때문에, 제 4 노드의 전위(67)는 1.2 볼트 정도로 유지되고 그에 따라 글리치 억제부(221)의 제 3 NMOS 트랜지스터(N221)가 부분적으로 턴-온되어 제 2 노드의 전위(65)를 로우 상태로 억제하기 때문에 제 1 인버터(INV211)를 통하여 출력되는 제 3 노드의 전위(66)는 글리치가 없는 안정한 상태의 하이 신호가 나타난다.
그 이후에, 패드 입력 신호(pad)가 로우 상태로 천이하면 제 2 노드의 전위(65)는 하이 상태로 천이되고, 제 3 노드의 전위(66)는 로우 상태로 천이된다. 결국, 패드 입력 신호(pad)가 하이 상태인 동안에 발생하는 바운싱 노이즈 현상을 억제하여 입력 버퍼 회로에서 글리치가 발생하는 것을 차단하고, 오동작을 방지하게 된다.
이상에서 자세히 설명한 바와 같이, 본 발명의 입력 버퍼 회로는 출력 버퍼 회로의 접지 단자에서 발생하는 바운싱 현상에 의한 노이즈를 억제하여, 안정적인 신호 처리 동작이 가능하다.
특히, 바운싱 노이즈를 억제하기 위한 제어부는 바운싱 현상이 발생하는 동안만 동작하고 그 이외의 경우에는 동작하지 않음으로써, 불필요한 전류의 소모를 억제하고 효율적인 작동이 가능하다.
따라서, 노이즈에 대한 성능이 우수하고, 신뢰성 있는 반도체 소자를 제조하는 것이 가능하다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (7)

  1. 삭제
  2. 반도체 메모리 소자에 있어서,
    패드 입력 신호와 칩 선택 신호를 입력으로 하고, 상기 칩 선택 신호에 따라 상기 패드 입력 신호를 반전시켜서 출력 노드로 출력하는 반전부;
    상기 반전부의 출력 신호를 딜레이 시켜서 메모리 내부로 전달하는 버퍼 수단;
    상기 패드 입력 신호와 상기 칩 선택 신호에 따라 온/오프 스위칭되는 온/오프 선택부; 및
    상기 반전부의 출력 노드에 연결어서, 상기 온/오프 선택부의 온오프 상태가 상기 반전부와 버퍼 수단이 상기 패드 입력 신호에 대한 정상적인 버퍼 동작을 수행하는 상태에 대응되는 경우 상기 출력노드의 글리치를 억제하는 글리치 억제부;를 포함하는 것을 특징으로 하는 입력 버퍼 회로.
  3. 제 2 항에 있어서, 상기 반전부는
    패드 입력 신호를 게이트 입력으로 하고, 소오스 단자가 전원 전압에 연결된 제 1 PMOS 트랜지스터와,
    칩 선택 신호를 게이트 입력으로 하고, 소오스 단자가 상기 제 1 PMOS 트랜지스터의 드레인 단자에 연결되며, 드레인 단자를 통하여 출력 신호를 발생하는 제 2 PMOS 트랜지스터와,
    패드 입력 신호를 게이트 입력으로 하고, 소오스 단자가 접지 전원에 연결되며, 드레인 단자가 상기 제 2 PMOS 트랜지스터의 드레인 단자에 연결된 제1 NMOS 트랜지스터와,
    칩 선택 신호를 게이트 입력으로 하고, 소오스 단자가 접지 전원에 연결되며, 드레인 단자가 상기 제 2 PMOS 트랜지스터의 드레인에 연결된 제 2 NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 입력 버퍼 회로.
  4. 제 2 항에 있어서, 상기 딜레이 수단은
    반전부의 출력 노드에 직렬로 연결된 다수의 인버터로 이루어지는 것을 특징으로 하는 입력 버퍼 회로.
  5. 삭제
  6. 제 2 항에 있어서, 상기 글리치 억제부는
    소오스 단자가 접지 전원에 연결되고, 드레인 단자가 상기 반전부의 출력 노드에 연결되며, 게이트 단자가 온/오프 선택부로 이어지는 제 1 NMOS 트랜지스터와,
    소오스 단자가 접지 전원에 연결되고, 게이트 단자에 전원 전압이 인가되며, 드레인 단자가 상기 제 1 NMOS 트랜지스터의 게이트 단자에 연결되는 제 2 NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 입력 버퍼 회로.
  7. 제 2 항에 있어서, 상기 온/오프 선택부는
    드레인 단자가 전원 전압에 연결되고, 패드 입력 신호를 게이트 입력으로 제공받는 제 1 NMOS 트랜지스터와,
    드레인 단자가 상기 제 1 NMOS 트랜지스터의 소오스 단자에 연결되고, 소오스 단자가 글리치 억제부에 연결되며, 인버터를 통하여 칩 선택 신호를 게이트 입력으로 제공받는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 입력 버퍼 회로.
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