JPS61156762A - 半導体装置 - Google Patents

半導体装置

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JPS61156762A
JPS61156762A JP59274560A JP27456084A JPS61156762A JP S61156762 A JPS61156762 A JP S61156762A JP 59274560 A JP59274560 A JP 59274560A JP 27456084 A JP27456084 A JP 27456084A JP S61156762 A JPS61156762 A JP S61156762A
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義憲 岡島
Masaki Oiwa
大岩　正樹
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Fujitsu VLSI Ltd
Fujitsu Ltd
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Fujitsu VLSI Ltd
Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、特に、ＥＣＬ集積回路装置の入力
部の改良に関する。
〔従来の技術〕
集積度の進んだＥＣＬ集積回路装置においては、そのチ
ップ面積も大きくなる傾向にある。従って、入力信号を
入力するための複数のノ’ｌ？ッドと入力信号を受信す
る複数の入力部との配線長の長いものが増え、全体とし
て長くなる傾向にある。ここで、入力信号をアドレス信
号と仮定すると、第２図に示すごとく、ハツトＰとアド
レス入力部としてエミッタホロワＱ１との距離ｄが大き
いものができる。この結果、この配線では、長い配線の
寄生容量Ｃ２のためにアドレス信号の入力容量が大きく
、従って、アクセスタイムは長くなる。このため、従来
、第３図に示すごとく、Δ、ドＰに近接してエミッタホ
ロワＱｌを接続してアドレス信号に対する入力容量を低
減させていた。つまり、この場合、／４′ツドＰから先
の入力容量は１／β（β：エミ、タホロワＱ！の電流増
幅率）まで低減される。
なお、第２図、第３図において、Ｄｌはダイオードであ
って、その段数は必要に応じて適宜増減される。ｌ１ｅ
Ｉ雪は定電流源である。
〔発明が解決しようとする問題点〕
しかしながら、第３図において、エミッタホロワＱ！の
エミッタ電流すなわち１．を大きく設定すると、長い信
号配線では大きな、配線抵抗のために電圧降下が大きく
、この結果、信号レベルが大幅に低下して後段の回路（
この場合、アドレスバッファ）が正常に動作しなくなる
という問題点があった。逆に、エミッタホロワＱＩのエ
ミ、り電流Ｘ８を小さく設定すると、第４図に示すごと
く、寄生容量Ｃ１のために信号レベルの立下りが遅くな
り、従って、アクセスタイムが遅く碌るという問題点が
あった。
〔問題点を解決するための手段〕
本発明の目的は、上述の問題点に鑑み、長り配線におい
て寄生容量Ｃ１による信号レベルの低下を最小限にし且
つアクセスタイムの遅延も最小限にすることにあり、そ
の手段は、エミッタホロワに近接して定電流源を接続し
、且つこの定電流源の電流値を配線長ｄすなわち寄生容
ｉｃ、に応じて変化させることである。
〔作　用〕
上述の手段によれば、配線に流れる電流は著しく低減さ
れるので、配線抵抗による電圧降下を小さくなり、つま
り、信号レベルの低下が小さくなる。また、寄生容量に
応じて定電流源の電流値を変化させているので、言い換
えると、寄生容量が大きくなったときには定電流源の電
流値を大きくしているので、信号レベルの立下りの遅れ
は小さくなる。
〔実施例〕
第１図は本発明に係る半導体装置の一実施例を示す回路
図である。第１図において、ノ９ツドＰに近接してエミ
ッタホロワＱ１を接続させであると共に、エミッタホロ
ワＱ１に近接して定電流源！３を接続させである。しか
も、この定電流源Ｉ３の値は配線長ｄつまり寄生容量Ｃ
１に応じて設定され、従って、エミッタホロワＱ１の能
力は配線長ｄに応じて変化するようにされている。たと
えば、配線長ｄが大きくなれば、定電流源Ｉ３の値は大
きく設定され、逆に、配線長ｄが小さくなれば、定電流
源Ｉ３の値は小さく設定される。
定電流源Ｉ３は、第５図（４）に示すごとく、一定電圧
ｖＲ１１がペースに印加されたトランジスタＱｌと複数
の抵抗Ｒによりて構成される。つまり、ここでは、定電
流源Ｉ３の値は接続される抵抗Ｒの数で設定される。た
とえば、第５図（Ｂ）に示すごとく、抵抗Ｒのコンタク
トの個数を設定することにより実質的に抵抗Ｒの数が設
定できる。また、第５図Ｃ）に示すごとく、トランジス
タＱ！と抵抗Ｒとの接線配線／４ターンを変更しても抵
抗Ｒの数が設定できる。
また、第１図の実施例において、配線長ｄに応じて定電
流源Ｉｓの値を変更しているが、この場合、エミッタホ
ロワＱｌのベースエミ、り間室圧に微妙に影響する。つ
まり、アドレス信号のハイ。
ローレベルが微妙に変化し、従って、アドレスバッファ
での比較基準電位との相対的電位差が微妙に変化する。
第６図は本発明に係る半導体装置の他の実施例を示す回
路図であって、上述のアドレス信号レベルと比較基準電
位との相対的電位差の微妙な変化を補償するものである
。第６図では、アドレスパ、ファＢＵＦを詳細に図示し
てあり、このアドレスバッフ　、　ＢＵＦは、トランジ
スタＱｚｅＱｓおよび定電流源Ｘ４からなるカレントス
イッチを備えており、一方のトランジスタＱ！のベース
にはアドレス信号レベルが印加され、他方のトランジス
タＱ３のベースには基準電位が印加される。基準電位側
の回路は、アドレス信号入力側の回路と同一構成であっ
て、比較基準電圧ｖ８φがペースに印加されたエミッタ
ホロワＱ１′、ダイオードＤＭ′％および定電流源ｌｓ
′よりなる。ここで１重要なことは、比較基準測定電流
源！３′の設定電流値とアドレス信号入力測定電流源Ｉ
３の設定電流値とが等しいということである。これによ
り、エミッタホロワＱｌのペースエミ、り間室圧の変動
とエミッタホロワＱｌ’のペースエミッタ間電圧の変動
とが同一となり、この結果、トランジスタＱ２のペース
電位とトランジスタＱｓのベース電位との比較動作の変
動は解消されることになる。
なお、上述の実施例では、入力信号としてアドレス信号
を用いたが、本発明は、アドレス信号以外の信号たとえ
ば種々の制御信号（外部クロック信号）にも適用し得る
。
〔発明の効果〕
以上説明したよ５に本発明によれば、長い配線による信
号レベルの低下を防止できると共に、アクセスタイムの
低下も防止できる。
【図面の簡単な説明】
第１図は本発明に係る半導体装置の一実施例を示す回路
図、第２図、第３図は従来の半導体装置を示す回路図、
第４図は第３図の回路動作を示すタイミング図、第５図
（４）は第１図の定電流源Ｉ３の回路図、第５図（Ｂ）
および（０は第５図に）の平面図、第６図は本発明に係
る半導体装置の他の実施例を示す回路図である。 Ｐ・・・・千ッド、Ｑｌ　＋Ｑ＋’・・・エミッタホロ
ワ、■３゜Ｉ３′・・・定電流源、ＢＵＦ・・・入力信
号バッファ、ｄ・・・配線長、ｃｄ・・・寄生容量。

Claims (1)

  1. 【特許請求の範囲】 １、複数の入力信号パッド、該各複数の入力信号パッド
    に近接して入力が接続された複数のエミッタホロワ、お
    よび該各複数のエミッタホロワの出力に接続された複数
    の入力信号バッファを具備する半導体装置において、前
    記各複数のエミッタホロワに近接して該各複数のエミッ
    タホロワの出力に定電流源を接続し、該定電流源の電流
    値を前記エミッタホロワと前記入力信号バッファとの配
    線長に応じて設定したことを特徴とする半導体装置。 ２、前記入力信号バッファの比較基準電位を、前記入力
    エミッタホロワに通ずる定電流に応じて調整し、入力間
    で入力閾値電圧が一定となるよう設定したことを特徴と
    する、特許請求の範囲第１項に記載の半導体装置。
JP59274560A 1984-12-28 1984-12-28 半導体装置 Expired - Lifetime JPH0656876B2 (ja)

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JP59274560A JPH0656876B2 (ja) 1984-12-28 1984-12-28 半導体装置
KR1019850009857A KR900006317B1 (ko) 1984-12-28 1985-12-27 신호입력부를 갖는 반도체장치
US06/813,941 US4675555A (en) 1984-12-28 1985-12-27 IC input buffer emitter follower with current source value dependent upon connection length for equalizing signal delay
DE8585402646T DE3573196D1 (en) 1984-12-28 1985-12-27 Semiconductor device having improved signal input portion
EP85402646A EP0192907B1 (en) 1984-12-28 1985-12-27 Semiconductor device having improved signal input portion

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