JPS61210722A - Ａ／ｄコンバ−タ回路 - Google Patents
Ａ／ｄコンバ−タ回路Info
- Publication number
- JPS61210722A JPS61210722A JP5090185A JP5090185A JPS61210722A JP S61210722 A JPS61210722 A JP S61210722A JP 5090185 A JP5090185 A JP 5090185A JP 5090185 A JP5090185 A JP 5090185A JP S61210722 A JPS61210722 A JP S61210722A
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- JP
- Japan
- Prior art keywords
- comparator
- reference voltage
- converter
- circuit
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、並列型Ａ／Ｄコンバータ回路に関し、’Ｉ？
にバイポーラトランジスタによる並列型Ａ／Ｄコンバー
タに関するものである。
にバイポーラトランジスタによる並列型Ａ／Ｄコンバー
タに関するものである。
従来の並列型Ａ／Ｄコンバータの構成例を第１図に示す
。この型のＡ／Ｄコンバータでは、１つの基準抵抗１８
を複数個直列に接続し、基準抵抗列を構成している。基
準抵抗列によって外部端子２１．２２に加えられた電圧
を分圧し、基準電圧としてコンパレータ１９に供給され
る。
。この型のＡ／Ｄコンバータでは、１つの基準抵抗１８
を複数個直列に接続し、基準抵抗列を構成している。基
準抵抗列によって外部端子２１．２２に加えられた電圧
を分圧し、基準電圧としてコンパレータ１９に供給され
る。
バイポーラ並列型Ａ／Ｄコンバータ回路を含む半導体集
積回路装置では、近年高速化、低消費電力化及びコンパ
クト化が計られつつある。このため、Ａ／Ｄコンバータ
内のコンパレータ回路は従来、比較増幅回路とラッチ回
路で構成されていたが、最近比較増幅回路とラッチ回路
を同一回路で兼用する傾向がある。第２図にその２つの
回路を兼用した回路例を示す。７はアナログ入力端子で
、８は基準電圧端子である。トランジスタ１５が導通し
た時、トランジスタ９，１２が比較増幅動作を行なう。
積回路装置では、近年高速化、低消費電力化及びコンパ
クト化が計られつつある。このため、Ａ／Ｄコンバータ
内のコンパレータ回路は従来、比較増幅回路とラッチ回
路で構成されていたが、最近比較増幅回路とラッチ回路
を同一回路で兼用する傾向がある。第２図にその２つの
回路を兼用した回路例を示す。７はアナログ入力端子で
、８は基準電圧端子である。トランジスタ１５が導通し
た時、トランジスタ９，１２が比較増幅動作を行なう。
また、トランジスタ１６が導通した時トランジスタ１０
．１６がラッチ動作を行ないコンパレータとして動作す
る。トランジスタ１３゜１４はエミッタフォロワを構成
し、１７は電源端子である。
．１６がラッチ動作を行ないコンパレータとして動作す
る。トランジスタ１３゜１４はエミッタフォロワを構成
し、１７は電源端子である。
上記回路形式のコンパレータではクロック信号が切り換
わる時に、基準電圧端子に接続されているトランジスタ
のエミッターベース間容量によって過渡電流がコンパレ
ータを構成するトランジスタのベースから基準抵抗側へ
流出または流入する。
わる時に、基準電圧端子に接続されているトランジスタ
のエミッターベース間容量によって過渡電流がコンパレ
ータを構成するトランジスタのベースから基準抵抗側へ
流出または流入する。
この過渡電流によって基準電圧が不安定状態になる。こ
の過渡電流は、ラッチ状態から比較増幅状態に切り換わ
る時に発生し、この形式の回路の入力部では、過渡電流
のピーク値は数μＡから数十μＡに達する。もし、その
まま基準抵抗側に漏れると、コンパレータの数だけ加算
され、８ビツトＡ／Ｄコンバータでは、数ｍＡのパルス
電流となって基準抵抗列を流れる。このため入力インピ
ーダンスが高い場合は相当大きなパルス電圧となる。サ
ンプリング周波数が１００ＭＩ（ｚから３００ＭＨｚの
超高速Ａ／Ｄコンバータではパルス電圧が正規の値にも
どる前に比較増幅動作を行なうと、Ａ／Ｄコンバータの
直線性やＳ／Ｎ比を劣化させたり、また、入力インピー
ダンスが周波数特性を持つ場合は共振ぎみになったりす
るという欠点ガある。
の過渡電流は、ラッチ状態から比較増幅状態に切り換わ
る時に発生し、この形式の回路の入力部では、過渡電流
のピーク値は数μＡから数十μＡに達する。もし、その
まま基準抵抗側に漏れると、コンパレータの数だけ加算
され、８ビツトＡ／Ｄコンバータでは、数ｍＡのパルス
電流となって基準抵抗列を流れる。このため入力インピ
ーダンスが高い場合は相当大きなパルス電圧となる。サ
ンプリング周波数が１００ＭＩ（ｚから３００ＭＨｚの
超高速Ａ／Ｄコンバータではパルス電圧が正規の値にも
どる前に比較増幅動作を行なうと、Ａ／Ｄコンバータの
直線性やＳ／Ｎ比を劣化させたり、また、入力インピー
ダンスが周波数特性を持つ場合は共振ぎみになったりす
るという欠点ガある。
本発明は、並列型Ａ、 ／ Ｄコンバータを有する電子
回路装置において、該Ａ／Ｄコンバータを構成するコン
パレータと基準電圧を発生する基準抵抗列を有し、前記
コンパレータに基準電圧を供給する複数の端子のそれぞ
れと該基準抵抗列の交流的グランドとの間にコンデンサ
を接続することを特徴とする。
回路装置において、該Ａ／Ｄコンバータを構成するコン
パレータと基準電圧を発生する基準抵抗列を有し、前記
コンパレータに基準電圧を供給する複数の端子のそれぞ
れと該基準抵抗列の交流的グランドとの間にコンデンサ
を接続することを特徴とする。
次に、本発明について図面を参照して説明する。
第３図は、バイポーラトランジスタによる並列型Ａ／Ｄ
コンバータを有する電子回路装置を示しており、Ａ／Ｄ
コンバータを構成するコンパレータから発生する過渡電
流による基準電圧の不安定状態を改善する一興体例であ
る。同図で１はＡ／Ｄコンバータを構成するコンパレー
タである。また２はそれぞれのコンパレータに基準電圧
を供給するだめの基準抵抗である。コンパレータで発生
する過渡電流はピーク値で数μへ〜数十μＡになる。
コンバータを有する電子回路装置を示しており、Ａ／Ｄ
コンバータを構成するコンパレータから発生する過渡電
流による基準電圧の不安定状態を改善する一興体例であ
る。同図で１はＡ／Ｄコンバータを構成するコンパレー
タである。また２はそれぞれのコンパレータに基準電圧
を供給するだめの基準抵抗である。コンパレータで発生
する過渡電流はピーク値で数μへ〜数十μＡになる。
８ピツ）Ａ／Ｄコンバータを考え、この過渡電流が２５
５個の全てのコンパレータで発生すると、その過渡電流
の総和は数ｍＡにも達する。この過渡電流の総和が基準
抵抗列を流れると、コンパレータに供給される基準電圧
は、要求する電圧値ではなく不安定な値となり、最大値
で数ｍＶ変動する。
５個の全てのコンパレータで発生すると、その過渡電流
の総和は数ｍＡにも達する。この過渡電流の総和が基準
抵抗列を流れると、コンパレータに供給される基準電圧
は、要求する電圧値ではなく不安定な値となり、最大値
で数ｍＶ変動する。
この問題点を解決するため、第３図に示すように、基準
電圧を供給する端子それぞれと、基準抵抗列の交流的グ
ランドとの間にコンデンサ３を接続し、基準電圧端子の
ＡＣ成分の過渡特性を改善し、Ａ／Ｄコンバータの直線
性やＳ／Ｎ比の劣化を防ぐことができる。
電圧を供給する端子それぞれと、基準抵抗列の交流的グ
ランドとの間にコンデンサ３を接続し、基準電圧端子の
ＡＣ成分の過渡特性を改善し、Ａ／Ｄコンバータの直線
性やＳ／Ｎ比の劣化を防ぐことができる。
以上説明したように本発明は、並列型Ａ／Ｄコンバータ
を有する電子回路装置において、Ａ／Ｄコンバータヲ病
成するコンパレータに、基準電圧を供給する複数の端子
のそれぞれと、基準抵抗列の交流的グランド端子との間
にコンデンサを接続することにより、コンパレータで発
生する過渡電流による基準電圧の不安定状態の改善、及
びＡ／Ｄコンバータの直線性やＳ／Ｎ比の劣化を防ぐ効
果がある。
を有する電子回路装置において、Ａ／Ｄコンバータヲ病
成するコンパレータに、基準電圧を供給する複数の端子
のそれぞれと、基準抵抗列の交流的グランド端子との間
にコンデンサを接続することにより、コンパレータで発
生する過渡電流による基準電圧の不安定状態の改善、及
びＡ／Ｄコンバータの直線性やＳ／Ｎ比の劣化を防ぐ効
果がある。
第１図は従来のＡ ／ Ｄコンバータの具体的構成例を
示す図、第２図は比較増幅回路とラッチ回路を同一回路
で兼用したコンパレータ回路の構成例を示す図、第３図
は本発明の詳細な説明するＡ／Ｄコンバータ回路を含む
電子回路装置の具体的構成例を示す図である。 １・・・・・・コンパレータ、２・・・・・・基準抵抗
、３・・・・・・コンデンサ、４・・・・・・ロジック
回路、５・・・・・・アナログ入力端子、６．７・・・
・・・基準抵抗列電源端子、８・・・・・・アナログ入
力端子、９・・・・・・基準電圧端子、１ｏ。 １１．１２，１３，１４，１５，１６．１７・・・・−
・トランジスタ、１８．１９・・・・・・クロック信号
端子、２０・・・・・−コンパレータ回路電源端子、２
１・・・・・・基準抵抗、２２・・・・・・コンパレー
タ、２３・・・・・・ロジック回路、２４２４ ’
１５ 第 Ｚ 区
示す図、第２図は比較増幅回路とラッチ回路を同一回路
で兼用したコンパレータ回路の構成例を示す図、第３図
は本発明の詳細な説明するＡ／Ｄコンバータ回路を含む
電子回路装置の具体的構成例を示す図である。 １・・・・・・コンパレータ、２・・・・・・基準抵抗
、３・・・・・・コンデンサ、４・・・・・・ロジック
回路、５・・・・・・アナログ入力端子、６．７・・・
・・・基準抵抗列電源端子、８・・・・・・アナログ入
力端子、９・・・・・・基準電圧端子、１ｏ。 １１．１２，１３，１４，１５，１６．１７・・・・−
・トランジスタ、１８．１９・・・・・・クロック信号
端子、２０・・・・・−コンパレータ回路電源端子、２
１・・・・・・基準抵抗、２２・・・・・・コンパレー
タ、２３・・・・・・ロジック回路、２４２４ ’
１５ 第 Ｚ 区
Claims (1)
- 並列型Ａ／Ｄコンバータにおいて、該Ａ／Ｄコンバータ
を構成するコンパレータと、基準電圧を発生する基準抵
抗列を有し、前記コンパレータに基準電圧を供給する複
数の端子のそれぞれと該基準抵抗列の交流的グランドと
の間にコンデンサを接続したことを特徴とするＡ／Ｄコ
ンバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5090185A JPS61210722A (ja) | 1985-03-14 | 1985-03-14 | Ａ／ｄコンバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5090185A JPS61210722A (ja) | 1985-03-14 | 1985-03-14 | Ａ／ｄコンバ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61210722A true JPS61210722A (ja) | 1986-09-18 |
Family
ID=12871649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5090185A Pending JPS61210722A (ja) | 1985-03-14 | 1985-03-14 | Ａ／ｄコンバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61210722A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0630103A2 (en) * | 1993-06-17 | 1994-12-21 | Sony Corporation | Emitterfollower circuit and analog to digital converter using such circuit |
-
1985
- 1985-03-14 JP JP5090185A patent/JPS61210722A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0630103A2 (en) * | 1993-06-17 | 1994-12-21 | Sony Corporation | Emitterfollower circuit and analog to digital converter using such circuit |
| EP0630103A3 (en) * | 1993-06-17 | 1996-03-20 | Sony Corp | Transmitter-follower circuit and analog-digital converter using such a circuit. |
| US5548287A (en) * | 1993-06-17 | 1996-08-20 | Sony Corporation | Analog to digital converter |
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