JPH0993050A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH0993050A JPH0993050A JP7250613A JP25061395A JPH0993050A JP H0993050 A JPH0993050 A JP H0993050A JP 7250613 A JP7250613 A JP 7250613A JP 25061395 A JP25061395 A JP 25061395A JP H0993050 A JPH0993050 A JP H0993050A
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Abstract
(57)【要約】
【課題】出力用バイポーラトランジスタのコレクタ電流
が電流増幅率の変動に拘りなく一定に保たれる、負荷回
路の設計を容易にし得る出力バッファ回路を、従来より
小さい面積で実現する。 【解決手段】電流増幅率の変動方向及び相対精度が、出
力トランジスタＱ1 におけると同一の第２のバイポーラ
トランジスタＱ2 を設ける。トランジスタＱ2 に定電流
源６から一定のエミッタ電流ＩE2≒ＩC2を供給し、ベー
ス電流ＩB2をカレントミラー回路５Ａの入力電流とし、
これをミラー反転させて出力トランジスタＱ1 のベース
電流ＩB1として供給する。トランジスタＱ2 のコレクタ
電流を一定とすることで、このトランジスタＱ2 で電流
増幅率の変動方向とベース電流の変動方向とが反転する
ようにしているので、出力トランジスタＱ1 でも電流増
幅率の変動に拘らず、コレクタ電流ＩC1が一定に保たれ
る。
が電流増幅率の変動に拘りなく一定に保たれる、負荷回
路の設計を容易にし得る出力バッファ回路を、従来より
小さい面積で実現する。 【解決手段】電流増幅率の変動方向及び相対精度が、出
力トランジスタＱ1 におけると同一の第２のバイポーラ
トランジスタＱ2 を設ける。トランジスタＱ2 に定電流
源６から一定のエミッタ電流ＩE2≒ＩC2を供給し、ベー
ス電流ＩB2をカレントミラー回路５Ａの入力電流とし、
これをミラー反転させて出力トランジスタＱ1 のベース
電流ＩB1として供給する。トランジスタＱ2 のコレクタ
電流を一定とすることで、このトランジスタＱ2 で電流
増幅率の変動方向とベース電流の変動方向とが反転する
ようにしているので、出力トランジスタＱ1 でも電流増
幅率の変動に拘らず、コレクタ電流ＩC1が一定に保たれ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、出力バッファ回路
に関し、特に、出力トランジスタにバイポーラトランジ
スタを用いる構成の出力バッファ回路に関する。
に関し、特に、出力トランジスタにバイポーラトランジ
スタを用いる構成の出力バッファ回路に関する。
【０００２】
【従来の技術】この種の従来の出力バッファ回路におけ
る出力トランジスタ部の回路図を、図３に示す。図３を
参照して、この図に示す出力トランジスタＱ1 はＰＮＰ
形バイポーラトランジスタであって、エミッタ電極が高
位電源電圧供給線（電源電圧＝ＶCC）１に接続されてい
る。ベース電極とグランドライン２との間には、ベース
電流供給用の定電流源３が接続されている。コレクタ電
極がこの出力バッファ回路の出力端子４となっており、
その出力端子４とグランドライン２との間に負荷回路
（図示せず）が接続される。図３に示す出力トランジス
タＱ1 において出力電流つまりトランジスタＱ1 のコレ
クタ電流ＩC1は、ベース電流ＩB1と電流増幅率ｈFE1 と
で決まり、 ＩC1＝ｈFE1 ・ＩB1 で与えられる。
る出力トランジスタ部の回路図を、図３に示す。図３を
参照して、この図に示す出力トランジスタＱ1 はＰＮＰ
形バイポーラトランジスタであって、エミッタ電極が高
位電源電圧供給線（電源電圧＝ＶCC）１に接続されてい
る。ベース電極とグランドライン２との間には、ベース
電流供給用の定電流源３が接続されている。コレクタ電
極がこの出力バッファ回路の出力端子４となっており、
その出力端子４とグランドライン２との間に負荷回路
（図示せず）が接続される。図３に示す出力トランジス
タＱ1 において出力電流つまりトランジスタＱ1 のコレ
クタ電流ＩC1は、ベース電流ＩB1と電流増幅率ｈFE1 と
で決まり、 ＩC1＝ｈFE1 ・ＩB1 で与えられる。
【０００３】尚、この種のバッファ回路では一般に、出
力電流つまり出力トランジスタＱ1のコレクタ電流ＩC1
の最小値が仕様で決められていることが多い。
力電流つまり出力トランジスタＱ1のコレクタ電流ＩC1
の最小値が仕様で決められていることが多い。
【０００４】
【発明が解決しようとする課題】図３に示す出力トラン
ジスタ構成を用いた出力バッファ回路では出力電流の変
動が大きく、そのことが原因で、チップ上で出力バッフ
ァ回路全体の占る面積が大きくならざるを得ない、又、
トランジスタＱ1 によって駆動される負荷回路の設計が
複雑化し、動作速度が制限されるなどの問題が生じる。
以下に、その説明を行う。
ジスタ構成を用いた出力バッファ回路では出力電流の変
動が大きく、そのことが原因で、チップ上で出力バッフ
ァ回路全体の占る面積が大きくならざるを得ない、又、
トランジスタＱ1 によって駆動される負荷回路の設計が
複雑化し、動作速度が制限されるなどの問題が生じる。
以下に、その説明を行う。
【０００５】上述したように、この種の出力バッファ回
路では、出力電流すなわちトランジスタＱ1 のコレクタ
電流ＩC1の最小値は仕様で決められている。ここで、コ
レクタ電流はＩC1＝ｈFE1 ・ＩB1であるが、この式の中
でベース電流ＩB1は、定電流源３で与えられて一定であ
る。一方、電流増幅率ｈFE1 は、製造条件や温度などの
使用条件の変動によって変動する。そこで、出力トラン
ジスタＱ1 のベース電流は、上記の電流増幅率ｈFE1 の
変動を勘案した上で、仕様で決められた最小コレクタ電
流値を満足するように設定しなければならない。一方、
出力トランジスタ部の幾何学的構造について考えると、
出力トランジスタの電流増幅率ｈFE1 が大きい方向に変
動したときは、当然、コレクタ電流ＩC1も相当大きくな
るわけであるが、電流増幅率が最大に変動した場合すな
わちコレクタ電流ＩC1が最大になった場合でも出力トラ
ンジスタ部の寿命を保証できるように、トランジスタＱ
1や配線などに十分な電流容量を持たせなければならな
い。
路では、出力電流すなわちトランジスタＱ1 のコレクタ
電流ＩC1の最小値は仕様で決められている。ここで、コ
レクタ電流はＩC1＝ｈFE1 ・ＩB1であるが、この式の中
でベース電流ＩB1は、定電流源３で与えられて一定であ
る。一方、電流増幅率ｈFE1 は、製造条件や温度などの
使用条件の変動によって変動する。そこで、出力トラン
ジスタＱ1 のベース電流は、上記の電流増幅率ｈFE1 の
変動を勘案した上で、仕様で決められた最小コレクタ電
流値を満足するように設定しなければならない。一方、
出力トランジスタ部の幾何学的構造について考えると、
出力トランジスタの電流増幅率ｈFE1 が大きい方向に変
動したときは、当然、コレクタ電流ＩC1も相当大きくな
るわけであるが、電流増幅率が最大に変動した場合すな
わちコレクタ電流ＩC1が最大になった場合でも出力トラ
ンジスタ部の寿命を保証できるように、トランジスタＱ
1や配線などに十分な電流容量を持たせなければならな
い。
【０００６】例えば、一般にトランジスタの電流増幅率
は製造時に、拡散プロセスの工程能力から、設計値に対
して−５０〜１００％の範囲で変動する。従って、図３
に示す回路においてトランジスタＱ1 のコレクタ電流Ｉ
C1は、設計値に対して１／２〜２倍に見込む必要があ
る。このような電流増幅率の変動に加えて定電流源や使
用条件（環境温度、電源電圧ＶCC）の変動などを勘案す
ると、コレクタ電流ＩC1の変動範囲は１／３〜３倍にも
なる。すなわち、トランジスタＱ1 のコレクタ電流の設
計値は仕様値（最小値）の３倍に設定しなければなら
ず、このとき出力トランジスタＱ1 は最大、仕様値の９
倍のコレクタ電流ＩC1を流す能力を持つ場合があること
になる。
は製造時に、拡散プロセスの工程能力から、設計値に対
して−５０〜１００％の範囲で変動する。従って、図３
に示す回路においてトランジスタＱ1 のコレクタ電流Ｉ
C1は、設計値に対して１／２〜２倍に見込む必要があ
る。このような電流増幅率の変動に加えて定電流源や使
用条件（環境温度、電源電圧ＶCC）の変動などを勘案す
ると、コレクタ電流ＩC1の変動範囲は１／３〜３倍にも
なる。すなわち、トランジスタＱ1 のコレクタ電流の設
計値は仕様値（最小値）の３倍に設定しなければなら
ず、このとき出力トランジスタＱ1 は最大、仕様値の９
倍のコレクタ電流ＩC1を流す能力を持つ場合があること
になる。
【０００７】出力トランジスタのコレクタ電流ＩC1にこ
れだけの大きな変動があると、その電流値に依存する電
気的特性、例えば出力バッファ回路からの出力信号のス
イッチングタイミングも、当然、大きくばらつく。その
結果、この出力バッファ回路からの信号を受ける負荷回
路の側では、同期信号とのタイミングマージンを十分に
確保しなければならないなど、設計が複雑になってしま
う。
れだけの大きな変動があると、その電流値に依存する電
気的特性、例えば出力バッファ回路からの出力信号のス
イッチングタイミングも、当然、大きくばらつく。その
結果、この出力バッファ回路からの信号を受ける負荷回
路の側では、同期信号とのタイミングマージンを十分に
確保しなければならないなど、設計が複雑になってしま
う。
【０００８】一方、実際のチップに作り込む素子の構造
設計の面では、長期の使用に対する信頼性保証や、負荷
回路の容量によってスイッチング時に流れるピーク電流
による破壊あるいは地絡による破壊対策のために、トラ
ンジスタＱ1 そのものや電源電圧供給線１からエミッタ
電極までの配線、コレクタ電極から出力端子４までの配
線あるいは、それら配線とトランジスタＱ1 の各電極と
の接続部分の幾何学的寸法を十分広く、太く、あるいは
厚くして、最大コレクタ電流に見合った電流容量を持た
せるようにしなければならない。
設計の面では、長期の使用に対する信頼性保証や、負荷
回路の容量によってスイッチング時に流れるピーク電流
による破壊あるいは地絡による破壊対策のために、トラ
ンジスタＱ1 そのものや電源電圧供給線１からエミッタ
電極までの配線、コレクタ電極から出力端子４までの配
線あるいは、それら配線とトランジスタＱ1 の各電極と
の接続部分の幾何学的寸法を十分広く、太く、あるいは
厚くして、最大コレクタ電流に見合った電流容量を持た
せるようにしなければならない。
【０００９】すなわち、図３に示す構成の出力トランジ
スタ部を用いた従来の出力バッファ回路では、トランジ
スタＱ1 のコレクタ電流の製造条件、使用条件の変動に
起因する変動が大きいことから、占有面積を大きくしな
ければならないのみならず、負荷回路の設計が困難にな
る。
スタ部を用いた従来の出力バッファ回路では、トランジ
スタＱ1 のコレクタ電流の製造条件、使用条件の変動に
起因する変動が大きいことから、占有面積を大きくしな
ければならないのみならず、負荷回路の設計が困難にな
る。
【００１０】従って、本発明は、出力トランジスタとし
てバイポーラトランジスタを用いる出力バッファ回路で
あって、製造条件、使用条件の変動に起因する出力コレ
クタ電流の変動がなく、負荷回路の設計を容易にし得る
出力バッファ回路を提供することを目的とするものであ
る。
てバイポーラトランジスタを用いる出力バッファ回路で
あって、製造条件、使用条件の変動に起因する出力コレ
クタ電流の変動がなく、負荷回路の設計を容易にし得る
出力バッファ回路を提供することを目的とするものであ
る。
【００１１】本発明の他の目的は、上記のコレクタ電流
変動のない出力バッファ回路を、従来より小さい面積で
実現することである。
変動のない出力バッファ回路を、従来より小さい面積で
実現することである。
【００１２】
【課題を解決するための手段】本発明の出力バッファ回
路は、半導体集積回路のチップ上に作り込まれた出力バ
ッファ回路であって、出力トランジスタにバイポーラト
ランジスタを用いる構成の出力バッファ回路において、
電流増幅率の変動方向及び相対精度が、前記出力トラン
ジスタにおける電流増幅率の変動方向及び相対精度と同
一の第２のバイポーラトランジスタと、前記第２のバイ
ポーラトランジスタに一定のエミッタ電流を供給する定
電流源と、電流入力点が前記第２のバイポーラトランジ
スタのベース電極に接続され、電流出力点が前記出力ト
ランジスタのベース電極に接続されて、前記第２のバイ
ポーラトランジスタのベース電流を入力電流とし、これ
をミラー反転させて前記出力トランジスタにベース電流
として供給するカレントミラー回路とを含む回路を設け
たことを特徴とする。
路は、半導体集積回路のチップ上に作り込まれた出力バ
ッファ回路であって、出力トランジスタにバイポーラト
ランジスタを用いる構成の出力バッファ回路において、
電流増幅率の変動方向及び相対精度が、前記出力トラン
ジスタにおける電流増幅率の変動方向及び相対精度と同
一の第２のバイポーラトランジスタと、前記第２のバイ
ポーラトランジスタに一定のエミッタ電流を供給する定
電流源と、電流入力点が前記第２のバイポーラトランジ
スタのベース電極に接続され、電流出力点が前記出力ト
ランジスタのベース電極に接続されて、前記第２のバイ
ポーラトランジスタのベース電流を入力電流とし、これ
をミラー反転させて前記出力トランジスタにベース電流
として供給するカレントミラー回路とを含む回路を設け
たことを特徴とする。
【００１３】本発明の出力バッファ回路は、上記の出力
バッファ回路において、前記カレントミラー回路が、入
力電流としての前記第２のバイポーラトランジスタのベ
ース電流を増幅して、出力電流としての前記出力トラン
ジスタのベース電流とする、電流増幅機能を備えること
を特徴とする。
バッファ回路において、前記カレントミラー回路が、入
力電流としての前記第２のバイポーラトランジスタのベ
ース電流を増幅して、出力電流としての前記出力トラン
ジスタのベース電流とする、電流増幅機能を備えること
を特徴とする。
【００１４】本発明の出力バッファ回路は、上記の出力
バッファ回路において、前記カレントミラー回路が、入
力点とベース電極間のインピーダンスを高めてミラー係
数を上昇させるための第３のバイポーラトランジスタを
備える、３トランジスタ形カレントミラー回路であるこ
とを特徴とする。
バッファ回路において、前記カレントミラー回路が、入
力点とベース電極間のインピーダンスを高めてミラー係
数を上昇させるための第３のバイポーラトランジスタを
備える、３トランジスタ形カレントミラー回路であるこ
とを特徴とする。
【００１５】本発明の出力バッファ回路においては、出
力トランジスタと新たに加えられた第２のバイポーラト
ランジスタとは、電流増幅率の変動の方向および相対精
度が同一である。そして、その第２のバイポーラトラン
ジスタでは、エミッタ電流が一定である。従って、本発
明の回路におけるトランジスタの電流増幅率の変動方向
とベース電流の変動方向とは、上記の新たに設けた第２
のバイポーラトランジスタにおいて、互いに反対方向に
させられている。出力トランジスタは、その第２のバイ
ポーラトランジスタのベース電流を、カレントミラー回
路を介して、ベース電極に供給されているので、電流増
幅率の変動にも拘らずコレクタ電流が一定に保たれる。
力トランジスタと新たに加えられた第２のバイポーラト
ランジスタとは、電流増幅率の変動の方向および相対精
度が同一である。そして、その第２のバイポーラトラン
ジスタでは、エミッタ電流が一定である。従って、本発
明の回路におけるトランジスタの電流増幅率の変動方向
とベース電流の変動方向とは、上記の新たに設けた第２
のバイポーラトランジスタにおいて、互いに反対方向に
させられている。出力トランジスタは、その第２のバイ
ポーラトランジスタのベース電流を、カレントミラー回
路を介して、ベース電極に供給されているので、電流増
幅率の変動にも拘らずコレクタ電流が一定に保たれる。
【００１６】すなわち、いま、上記２つのバイポーラト
ランジスタの電流増幅率が、例えば設計値より大きい方
に変動したとする。この場合、第２のバイポーラトラン
ジスタにおいては、エミッタ電流が定電流源から与えら
れて一定であるので、ベース電流が減少する。この第２
のバイポーラトランジスタのベース電流は、カレントミ
ラー回路によりミラー反転され、出力トランジスタのベ
ース電流として供給される。従って、出力トランジスタ
のベース電流も減少する。然るに、出力トランジスタの
電流増幅率は第２のバイポーラトランジスタにおけると
同率だけ増大しているので、出力トランジスタのコレク
タ電流は、結局、一定に保たれる。
ランジスタの電流増幅率が、例えば設計値より大きい方
に変動したとする。この場合、第２のバイポーラトラン
ジスタにおいては、エミッタ電流が定電流源から与えら
れて一定であるので、ベース電流が減少する。この第２
のバイポーラトランジスタのベース電流は、カレントミ
ラー回路によりミラー反転され、出力トランジスタのベ
ース電流として供給される。従って、出力トランジスタ
のベース電流も減少する。然るに、出力トランジスタの
電流増幅率は第２のバイポーラトランジスタにおけると
同率だけ増大しているので、出力トランジスタのコレク
タ電流は、結局、一定に保たれる。
【００１７】本発明によれば、従来の出力バッファ回路
に比べて、回路図上での見掛けの素子数は増加する。し
かし、出力トランジスタのコレクタ電流に変動がない
ことから、出力トランジスタの寸法をコレクタ電流の変
動に備えて予め大きくしておく必要がないことによる面
積減少と、カレントミラー回路の構成を、出力電流す
なわち出力トランジスタのベース電流が、入力電流すな
わち第２のバイポーラトランジスタのベース電流のｎ倍
（ｎ＞１）となるように、電流増幅機能を持つ構成とす
ることにより、第２のバイポーラトランジスタの面積を
出力トランジスタの約１／ｎ程度で済むようにできるこ
ととにより、実効的な素子数は従来の出力バッファ回路
より少なくなり、出力トランジスタ部の占有面積が減少
する。
に比べて、回路図上での見掛けの素子数は増加する。し
かし、出力トランジスタのコレクタ電流に変動がない
ことから、出力トランジスタの寸法をコレクタ電流の変
動に備えて予め大きくしておく必要がないことによる面
積減少と、カレントミラー回路の構成を、出力電流す
なわち出力トランジスタのベース電流が、入力電流すな
わち第２のバイポーラトランジスタのベース電流のｎ倍
（ｎ＞１）となるように、電流増幅機能を持つ構成とす
ることにより、第２のバイポーラトランジスタの面積を
出力トランジスタの約１／ｎ程度で済むようにできるこ
ととにより、実効的な素子数は従来の出力バッファ回路
より少なくなり、出力トランジスタ部の占有面積が減少
する。
【００１８】カレントミラー回路を、３トランジスタ形
カレントミラー回路とすることにより、ミラー係数（出
力電流と入力電流との比）をより大きくできるので、第
２のバイポーラトランジスタの面積をより小さくして、
出力トランジスタ部の占有面積をより小さくできる。
カレントミラー回路とすることにより、ミラー係数（出
力電流と入力電流との比）をより大きくできるので、第
２のバイポーラトランジスタの面積をより小さくして、
出力トランジスタ部の占有面積をより小さくできる。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。図１は、本発明の一実施
の形態による出力バッファ回路の、出力トランジスタ部
の回路図である。図１を参照して、この図に示す出力ト
ランジスタ部は、出力のＰＮＰ形バイポーラトランジス
タＱ1 と、このトランジスタＱ1 にベース電流を供給す
るカレントミラー回路５Ａと、カレントミラー回路５Ａ
に入力電流を供給するＰＮＰ形バイポーラトランジスタ
Ｑ2 と、このトランジスタＱ2 にエミッタ電流を供給す
る定電流源６とからなる。
て、図面を参照して説明する。図１は、本発明の一実施
の形態による出力バッファ回路の、出力トランジスタ部
の回路図である。図１を参照して、この図に示す出力ト
ランジスタ部は、出力のＰＮＰ形バイポーラトランジス
タＱ1 と、このトランジスタＱ1 にベース電流を供給す
るカレントミラー回路５Ａと、カレントミラー回路５Ａ
に入力電流を供給するＰＮＰ形バイポーラトランジスタ
Ｑ2 と、このトランジスタＱ2 にエミッタ電流を供給す
る定電流源６とからなる。
【００２０】出力トランジスタＱ1 は、エミッタ電極が
高位電源電圧供給線１に接続され、コレクタ電極が出力
端子４に接続されて、その出力端子４とグランドライン
２との間に接続される負荷回路（図示せず）にコレクタ
電流ＩC1を供給する。
高位電源電圧供給線１に接続され、コレクタ電極が出力
端子４に接続されて、その出力端子４とグランドライン
２との間に接続される負荷回路（図示せず）にコレクタ
電流ＩC1を供給する。
【００２１】カレントミラー回路５Ａは、コレクタ電極
とベース電極とが共通接続された入力側のＮＰＮ形バイ
ポーラトランジスタＱ3 と、ベース電極がトランジスタ
Ｑ3のベース電極に接続された出力側のＮＰＮ形バイポ
ーラトランジスタＱ4 と、トランジスタＱ3 のエミッタ
電極とグランドライン２との間に接続された抵抗Ｒ2及
びトランジスタＱ4 のエミッタ電極とグランドライン２
との間に接続された抵抗Ｒ1 とからなる。このカレント
ミラー回路５Ａの入力点はトランジスタＱ3 のコレクタ
電極であり、トランジスタＱ2 のベース電極に接続され
ている。一方、出力点はトランジスタＱ4 のコレクタ電
極であり、出力トランジスタＱ1 のベース電極に接続さ
れている。従ってこのカレントミラー回路は、トランジ
スタＱ2のベース電流を入力電流とし、これをミラー反
転して出力トランジスタＱ1 にベース電流として供給す
ることになる。
とベース電極とが共通接続された入力側のＮＰＮ形バイ
ポーラトランジスタＱ3 と、ベース電極がトランジスタ
Ｑ3のベース電極に接続された出力側のＮＰＮ形バイポ
ーラトランジスタＱ4 と、トランジスタＱ3 のエミッタ
電極とグランドライン２との間に接続された抵抗Ｒ2及
びトランジスタＱ4 のエミッタ電極とグランドライン２
との間に接続された抵抗Ｒ1 とからなる。このカレント
ミラー回路５Ａの入力点はトランジスタＱ3 のコレクタ
電極であり、トランジスタＱ2 のベース電極に接続され
ている。一方、出力点はトランジスタＱ4 のコレクタ電
極であり、出力トランジスタＱ1 のベース電極に接続さ
れている。従ってこのカレントミラー回路は、トランジ
スタＱ2のベース電流を入力電流とし、これをミラー反
転して出力トランジスタＱ1 にベース電流として供給す
ることになる。
【００２２】トランジスタＱ2 は、コレクタ電極がグラ
ンドライン２に接続され、エミッタ電極が定電流源６を
介して電源電圧供給線１に接続されて、定電流源６から
エミッタ電流を供給される。
ンドライン２に接続され、エミッタ電極が定電流源６を
介して電源電圧供給線１に接続されて、定電流源６から
エミッタ電流を供給される。
【００２３】本実施の形態において、出力トランジスタ
Ｑ1 とトランジスタＱ2 とは、相対精度が必ず保たれて
いるものとする。つまり、互いの電流増幅率の変動の方
向および相対精度が一致しているものとする。又、カレ
ントミラー回路５Ａ内の２つの抵抗Ｒ1 ，Ｒ2 は抵抗値
比が１：ｎ（ｎ＞１）で、Ｒ2 ＝ｎ・Ｒ1 であるものと
する。すなわちこのカレントミラー回路は、入力電流Ｉ
B2を電流増幅する機能を有し、出力電流ＩB1は、ＩB1＝
ｎ・ＩB2である。
Ｑ1 とトランジスタＱ2 とは、相対精度が必ず保たれて
いるものとする。つまり、互いの電流増幅率の変動の方
向および相対精度が一致しているものとする。又、カレ
ントミラー回路５Ａ内の２つの抵抗Ｒ1 ，Ｒ2 は抵抗値
比が１：ｎ（ｎ＞１）で、Ｒ2 ＝ｎ・Ｒ1 であるものと
する。すなわちこのカレントミラー回路は、入力電流Ｉ
B2を電流増幅する機能を有し、出力電流ＩB1は、ＩB1＝
ｎ・ＩB2である。
【００２４】いま、図１において、出力トランジスタＱ
1 のコレクタ電流，ベース電流，電流増幅率をそれぞ
れ、ＩC1，ＩB1，ｈFE1 とする。又、トランジスタＱ2
のコレクタ電流，ベース電流，電流増幅率をそれぞれ、
ＩC2，ＩB2，ｈFE2 とし、コレクタ電流がほぼエミッタ
電流に等しいとすると、 ＩC1＝ｈFE1 ・ＩB1 ＩB1＝ｎ・ＩB2＝ｎ・（１／ｈFE2 ）・ＩC2 である。従って、 ＩC1＝ｎ・（ｈFE1 ／ｈFE2 ）・ＩC2 が成り立つ。
1 のコレクタ電流，ベース電流，電流増幅率をそれぞ
れ、ＩC1，ＩB1，ｈFE1 とする。又、トランジスタＱ2
のコレクタ電流，ベース電流，電流増幅率をそれぞれ、
ＩC2，ＩB2，ｈFE2 とし、コレクタ電流がほぼエミッタ
電流に等しいとすると、 ＩC1＝ｈFE1 ・ＩB1 ＩB1＝ｎ・ＩB2＝ｎ・（１／ｈFE2 ）・ＩC2 である。従って、 ＩC1＝ｎ・（ｈFE1 ／ｈFE2 ）・ＩC2 が成り立つ。
【００２５】ここで、電流増幅率ｈFE1 ，ｈFE2 それぞ
れの変動量を△ｈFE1 ，△ｈFE2 とし、この電流増幅率
の変動に伴う出力電流ＩC1の変動量を△ＩC1とすると、
式より、下記の式が得られる。
れの変動量を△ｈFE1 ，△ｈFE2 とし、この電流増幅率
の変動に伴う出力電流ＩC1の変動量を△ＩC1とすると、
式より、下記の式が得られる。
【００２６】 ＩC1＋△ＩC1≒ＩC1＋ｎＩC2・（ｄＩC1／ｄｈFE1 ）・△ｈFE1 ＋ ＋ｎＩC2・（ｄＩC1／ｄｈFE2 ）・△ｈFE2 ＝ＩC1＋ｎＩC2・（１／ｈFE2 ）・△ｈFE1 ＋ −ｎＩC2・（ｈFE1 ／ｈFE2 2 ）・△ｈFE2 従って、出力電流ＩC1の変動量△ＩC1は、 △ＩC1 ＝ｎＩC2・｛（１／ｈFE2 ）・△ｈFE1 −（ｈFE1 ／ｈFE2 2 ）・△ｈFE2 ｝ ＝ｎＩC2・（ｈFE1 ／ｈFE2 ）× ×｛（△ｈFE1 ／ｈFE1 ）−（△ｈFE2 ／ｈFE2 ）｝ となる。
【００２７】ここで、上記式において、ｎ，ＩC2，ｈ
FE1 ，ｈFE2 は一定である。一方、出力トランジスタＱ
1 の電流増幅率の変動率△ｈFE1 ／ｈFE1 と、トランジ
スタＱ2 の電流増幅率の変動率△ｈFE2 ／ｈFE2 とは等
しい。従って、出力電流ＩC1は変動量△ＩC1がゼロとな
り、電流増幅率の変動にも拘らず一定のままで変化しな
い。
FE1 ，ｈFE2 は一定である。一方、出力トランジスタＱ
1 の電流増幅率の変動率△ｈFE1 ／ｈFE1 と、トランジ
スタＱ2 の電流増幅率の変動率△ｈFE2 ／ｈFE2 とは等
しい。従って、出力電流ＩC1は変動量△ＩC1がゼロとな
り、電流増幅率の変動にも拘らず一定のままで変化しな
い。
【００２８】次に、図２は、本発明の第２の実施の形態
による出力バッファ回路の、出力トランジスタの回路図
である。図２と図１とを比較して、本実施の形態は、カ
レントミラー回路５Ｂが３トランジスタ形のカレントミ
ラー回路である点が、第１の実施の形態と異っている。
すなわち、本実施の形態においてカレントミラー回路５
Ｂは、新たに設けられたＮＰＮ形バイポーラトランジス
タＱ5 を備えている。このトランジスタＱ5 は、ベース
電極がカレントミラー回路５Ｂの入力点（トランジスタ
Ｑ2 のベース電極とトランジスタＱ3 のコレクタ電極と
の接続節点）に接続され、エミッタ電極がトランジスタ
Ｑ3 のベース電極とトランジスタＱ4 のベース電極との
接続節点に接続され、コレクタ電極が電源電圧供給線１
に接続されている。
による出力バッファ回路の、出力トランジスタの回路図
である。図２と図１とを比較して、本実施の形態は、カ
レントミラー回路５Ｂが３トランジスタ形のカレントミ
ラー回路である点が、第１の実施の形態と異っている。
すなわち、本実施の形態においてカレントミラー回路５
Ｂは、新たに設けられたＮＰＮ形バイポーラトランジス
タＱ5 を備えている。このトランジスタＱ5 は、ベース
電極がカレントミラー回路５Ｂの入力点（トランジスタ
Ｑ2 のベース電極とトランジスタＱ3 のコレクタ電極と
の接続節点）に接続され、エミッタ電極がトランジスタ
Ｑ3 のベース電極とトランジスタＱ4 のベース電極との
接続節点に接続され、コレクタ電極が電源電圧供給線１
に接続されている。
【００２９】このような構成の３トランジスタ形カレン
トミラー回路を用いると、例えば、玉井徳迪監修，半導
体回路設計技術，第２３７〜２４０頁，日経マグロウヒ
ル社（昭和６３年）に記載されているように、ミラー係
数ＩB1／ＩB2（＝カレントミラー回路の出力電流／入力
電流）を、第１の実施の形態に用いた基本的なカレント
ミラー回路５Ａ（図１参照）に比べて、大きくできる。
従って、第１の実施の形態におけると同一の出力電流Ｉ
C1を得るのに、トランジスタＱ2 のコレクタ電流ＩC2は
より小さくて済む。換言すれば、第１の実施の形態に比
べてトランジスタＱ2 の面積をより小さくできるので、
面積縮減効果が大きい。
トミラー回路を用いると、例えば、玉井徳迪監修，半導
体回路設計技術，第２３７〜２４０頁，日経マグロウヒ
ル社（昭和６３年）に記載されているように、ミラー係
数ＩB1／ＩB2（＝カレントミラー回路の出力電流／入力
電流）を、第１の実施の形態に用いた基本的なカレント
ミラー回路５Ａ（図１参照）に比べて、大きくできる。
従って、第１の実施の形態におけると同一の出力電流Ｉ
C1を得るのに、トランジスタＱ2 のコレクタ電流ＩC2は
より小さくて済む。換言すれば、第１の実施の形態に比
べてトランジスタＱ2 の面積をより小さくできるので、
面積縮減効果が大きい。
【００３０】一例として、出力バッファ回路の出力電流
の仕様すなわち、出力トランジスタＱ1 の最小コレクタ
電流値を１００ｍＡ、一個当りのトランジスタの許容電
流値を１０ｍＡ、トランジスタの電流増幅率の変動幅を
−５０〜１００％、電流源，温度および電源電圧の変動
によるコレクタ電流の変動分を±３０％とした場合、図
３に示す出力トランジスタ構成の従来の出力バッファ回
路では、表１のようになる。
の仕様すなわち、出力トランジスタＱ1 の最小コレクタ
電流値を１００ｍＡ、一個当りのトランジスタの許容電
流値を１０ｍＡ、トランジスタの電流増幅率の変動幅を
−５０〜１００％、電流源，温度および電源電圧の変動
によるコレクタ電流の変動分を±３０％とした場合、図
３に示す出力トランジスタ構成の従来の出力バッファ回
路では、表１のようになる。
【００３１】
【表１】
【００３２】従って、出力トランジスタ数としては、７
４３ｍＡ／１０ｍＡ≒７５素子が必要である。
４３ｍＡ／１０ｍＡ≒７５素子が必要である。
【００３３】一方、図２に示す第２の実施の形態では、
表２のようになる。
表２のようになる。
【００３４】
【表２】
【００３５】従って、出力トランジスタ数としては、１
８６ｍＡ／１０ｍＡ≒１９素子が必要である。ここで、
トランジスタＱ1 ，Ｑ2 の面積比ｎを１０：１とする
と、トランジスタＱ2 の１．９素子分とカレントミラー
回路５Ｂの５素子分とを含めても、必要な素子数は２
５．９素子となり、出力トランジスタ部の占有面積を、
大略、従来の約１／３に縮減できる。
８６ｍＡ／１０ｍＡ≒１９素子が必要である。ここで、
トランジスタＱ1 ，Ｑ2 の面積比ｎを１０：１とする
と、トランジスタＱ2 の１．９素子分とカレントミラー
回路５Ｂの５素子分とを含めても、必要な素子数は２
５．９素子となり、出力トランジスタ部の占有面積を、
大略、従来の約１／３に縮減できる。
【００３６】尚、これまでの２つの実施の形態では、カ
レントミラー回路として、基本的な構成のもの又は３ト
ランジスタ形カレントミラー回路を用いた例について述
べたが、例えば前掲書第２４３〜２４７頁に記載されて
いるウィルソン形カレントミラー回路のような、他の形
のカレントミラー回路を用いても、勿論、良い。
レントミラー回路として、基本的な構成のもの又は３ト
ランジスタ形カレントミラー回路を用いた例について述
べたが、例えば前掲書第２４３〜２４７頁に記載されて
いるウィルソン形カレントミラー回路のような、他の形
のカレントミラー回路を用いても、勿論、良い。
【００３７】
【発明の効果】以上説明したように、本発明の出力バッ
ファ回路では、電流増幅率の変動方向及び相対精度が、
出力トランジスタにおける電流増幅率の変動方向及び相
対精度と同一の第２のバイポーラトランジスタを設け、
その第２のバイポーラトランジスタに定電流源から一定
のエミッタ電流を供給すると共に、第２のバイポーラト
ランジスタのベース電流をカレントミラー回路の入力電
流とし、これをミラー反転させて出力トランジスタにベ
ース電流として供給するように構成している。これによ
り本発明によれば、出力トランジスタの電流増幅率が変
動した場合でもそのコレクタ電流に変動が生じることは
ないので、負荷回路の設計を容易にすることができる。
ファ回路では、電流増幅率の変動方向及び相対精度が、
出力トランジスタにおける電流増幅率の変動方向及び相
対精度と同一の第２のバイポーラトランジスタを設け、
その第２のバイポーラトランジスタに定電流源から一定
のエミッタ電流を供給すると共に、第２のバイポーラト
ランジスタのベース電流をカレントミラー回路の入力電
流とし、これをミラー反転させて出力トランジスタにベ
ース電流として供給するように構成している。これによ
り本発明によれば、出力トランジスタの電流増幅率が変
動した場合でもそのコレクタ電流に変動が生じることは
ないので、負荷回路の設計を容易にすることができる。
【００３８】本発明によれば、上記のカレントミラー回
路として電流増幅機能を備える構成の回路を用いること
により、従来の出力バッファ回路に比べて、出力トラン
ジスタ部の占有面積を減少させることができる。
路として電流増幅機能を備える構成の回路を用いること
により、従来の出力バッファ回路に比べて、出力トラン
ジスタ部の占有面積を減少させることができる。
【００３９】更に、カレントミラー回路として３トラン
ジスタ形カレントミラー回路を用いると、その面積縮減
効果をより高めることができる。
ジスタ形カレントミラー回路を用いると、その面積縮減
効果をより高めることができる。
【図１】本発明の第１の実施の形態による出力バッファ
回路の、出力トランジスタ部の回路図である。
回路の、出力トランジスタ部の回路図である。
【図２】本発明の第２の実施の形態による出力バッファ
回路の、出力トランジスタ部の回路図である。
回路の、出力トランジスタ部の回路図である。
【図３】従来の技術による出力バッファ回路の、出力ト
ランジスタ部の一例の回路図である。
ランジスタ部の一例の回路図である。
１ 高位電源電圧供給線 ２ グランドライン ３，６ 定電流源 ４ 出力端子 ５Ａ，５Ｂ カレントミラー回路
Claims (3)
- 【請求項１】 半導体集積回路のチップ上に作り込まれ
た出力バッファ回路であって、出力トランジスタにバイ
ポーラトランジスタを用いる構成の出力バッファ回路に
おいて、 電流増幅率の変動方向及び相対精度が、前記出力トラン
ジスタにおける電流増幅率の変動方向及び相対精度と同
一の第２のバイポーラトランジスタと、 前記第２のバイポーラトランジスタに一定のエミッタ電
流を供給する定電流源と、 電流入力点が前記第２のバイポーラトランジスタのベー
ス電極に接続され、電流出力点が前記出力トランジスタ
のベース電極に接続されて、前記第２のバイポーラトラ
ンジスタのベース電流を入力電流とし、これをミラー反
転させて前記出力トランジスタにベース電流として供給
するカレントミラー回路とを含む回路を設けたことを特
徴とする出力バッファ回路。 - 【請求項２】 請求項１記載の出力バッファ回路におい
て、 前記カレントミラー回路が、入力電流としての前記第２
のバイポーラトランジスタのベース電流を増幅して、出
力電流としての前記出力トランジスタのベース電流とす
る、電流増幅機能を備えることを特徴とする出力バッフ
ァ回路。 - 【請求項３】 請求項１又は請求項２記載の出力バッフ
ァ回路において、 前記カレントミラー回路が、入力点とベース電極間のイ
ンピーダンスを高めてミラー係数を上昇させるための第
３のバイポーラトランジスタを備える、３トランジスタ
形カレントミラー回路であることを特徴とする出力バッ
ファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7250613A JPH0993050A (ja) | 1995-09-28 | 1995-09-28 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7250613A JPH0993050A (ja) | 1995-09-28 | 1995-09-28 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0993050A true JPH0993050A (ja) | 1997-04-04 |
Family
ID=17210470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7250613A Pending JPH0993050A (ja) | 1995-09-28 | 1995-09-28 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0993050A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001154748A (ja) * | 1999-09-14 | 2001-06-08 | Toshiba Microelectronics Corp | 定電流回路 |
| JP2007149940A (ja) * | 2005-11-28 | 2007-06-14 | Nec Electronics Corp | 電流スイッチ回路 |
-
1995
- 1995-09-28 JP JP7250613A patent/JPH0993050A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001154748A (ja) * | 1999-09-14 | 2001-06-08 | Toshiba Microelectronics Corp | 定電流回路 |
| JP2007149940A (ja) * | 2005-11-28 | 2007-06-14 | Nec Electronics Corp | 電流スイッチ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990330 |