JPH03106334A - 高速ｎｍｒイメージング装置用の勾配電流スピードアップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は核磁気共鳴（ＮＭＲ）イメージング装置に関す
るものであり、更に詳しくはこのような装置で勾配磁Ｗ
を発生するために使用される電流パルスの立上り時間お
よび立下り時間をスピードアップするための新規な回路
に関するものである。

ＮＭＲイメージング装置や分光分析装置では、使用され
る勾配磁界方向毎に少なくとも１個の電力増幅器が必要
であることは周知である。これらの勾配電力増幅器は所
望の空間分解能を得るための必要性に応じて通常デカル
ト座標系のＸ，ＹおよびＺ方向に勾配磁界を発生する電
流を供給する。

通常、勾配電力増幅器は通常１００−２００アンペアの
範囲の電流パルスを発生する線形高忠実度音声電力増幅
器を変形したものである。これらの３ 増幅器の比較的良好な線形性、立上り時間および立下り
時間は比較的高い電圧の印加および１００個ものバイポ
ーラトランジスタを含む出力段への帰還によって得られ
る。これらの電力増幅器は効率が比較的低い（通常、１
５％より小さい効率である）。使用するイメージシグ速
度が早くなるにつれて、既存の勾配電力増幅器に加わる
ストレスが大きくなる。立上り１■４間を皐くずるにつ
れて（同じ勾配コイルのインダクタンスにおいて）所要
電流が大きくなるので、ますます高電圧とより大きな電
力消費が必要とされるからである。したがって、高速イ
メージングの使用に必要なパルス電流波形のより早い立
上り時間と立下り時間を得るため、たとえばＮＭＲ装置
の既存の勾配電力増幅器とそれに関連する勾配コイルと
の間に付加し得る電力増幅回路を提供することが非常に
望ましい。

発明の要約 本発明によれば、勾配電力増幅器および対応する勾配コ
イルをそなえた高速ＮＭＲイメージング４ 装置で使用するための勾配電流スピードアップ回路は、
インダクタンスの公称値が関連する勾配コイルのインダ
クタンスの５倍から２０倍の間にあるエネルギ蓄積素子
、エネルギ蓄積素子の電流出力を受ける複数の半導体ス
イッチング素子、関連する勾配コイルを上記半導体スイ
ッチング素子のうちの選択された素子の間に接続する手
段、ならびに上記半導体スイッチング素子を選択された
パターンでターンオンおよびターンオフすることにより
関連する勾配コイルを通る電流にエネルギ蓄積素子の電
流を突然加えたり除去したりする手段を含んでいる。

好適な態様では、４個の絶縁ゲート型バイボーラトラン
ジスタ（ＩＢＧＴ）が全波ブリッジ構成で使用される。

対応する勾配コイルを通る電流を急激に除去して電流立
下り時間を小さくするために第５のＩＧＢＴを使うこと
も可能である。

したがって、本発明の１つの目的はＮＭＲイメージング
および分光分析装置で使用するための新しい勾配電流ス
ピードアップ回路を提供することである。

本発明のこの目的および他の目的は付図を参照した以下
の詳しい説明から明らかとなろう。

発明の詳しい説明 まず第１図に示すように、ＮＭＲイメージング装置や分
光分析装置の動作容積内で（複数の）方向のうちの１つ
の方向に磁界勾配を与えるために本発明による勾配電流
スピードアップ回路１０がその関連ずる勾配コイル１１
と一銘に使用される。

勾配コイル１１は通常、勾配電力指幅器１２によって駆
動される。一組の構成スイッチ手段１４を用いて、既存
の勾配電力増幅器１２の出力と装置の共通電位部との間
に勾配コイル１１を接続するか、または増幅器１２とコ
イル１１との間にスピードアップ回路１０を挿入するこ
とができる。したがって、第１のスイッチ手段１４−１
は、第２のスイッチ手段１４−２の第１の選択可能な接
点１４−２ａに接続された第１の選択可能な接点１４−
１ａ，およびスピードアップ回路の入力１０ａに接続さ
れた第２の選択可能な接点１４−１ｂをそなえている。

第１のスイッチ手段の共通端子１４−１ｃは増幅器１２
の出力に接続されている。第２のスイッチ手段１４−２
の第２の選択可能な接点１４−２ｂはスピードアップ回
路の第１の出力１０ｂに接続されており、第２のスイッ
チ手段１４−２の共通接点１４−２ｃは勾配コイル１１
の第１の端に接続されている。勾配コイルの他方の端は
第３のスイッチ手段１４−３の共通接点１４−３ｃに接
続されている。第３のスイッチ手段１４−３は装置の共
通電位部に接続された第１の選択可能な接点１４−３ａ
，およびスピードアップ回路の第２の出力１０ｃに接続
された第２の選択可能な接点１４−３ｂをそなえている
。

したがって、通常の用途では、スイッチ手段１４を図示
のような状態にすることにより、既存の装置の勾配電力
増幅器１２の出力から直接に勾配コイル電流Ｉ９が勾配
コイルのインダクタンスＬＧを通って流れる。このよう
にして形成された勾配磁界の特性は勾配電流Ｉｇの特性
によって決定される。勾配電流スピードアップ回路１０
を使用す７ るため、３個のスイッチ手段はすべて他方の位置に投入
されて第２の選択可能な接点１４−ｉｂが共通接点１４
−ｉｃ（ここで、１≦ｉ≦３）に接続される。

本発明によれば、勾配電流スピードアップ回路１０はエ
ネルギ蓄積誘導性素子１６を含む。素子１６のインダク
タンスＬｃは関連する勾配コイルのインダクタンスＬＧ
より大きく、理想的にはＬｃはＬｃ．の５倍から２０倍
である。増幅器１２の出力と直列に高いインダクタンス
の素子１６が存在することにより、増幅器１２のターン
オンのあと直ちにほぼ一定の電流Ｉｃが回路節点１０ｄ
に流入する。電流Ｉｃはたとえば少なくとも１個の制御
可能な導電手段を通って電流Ｉｃが回路のアース電位に
流れなければならない。ここでは、１対の並列な制御可
能な導電手段１８−１および１８−２が使用されている
。各制御可能な導電手段１８には正しい動作や保護等の
ために必要に応じて少なくとも１個の制御可能な固体デ
バイス２０および他の索子（例えば逆導電ダイオード２
２８ 等）が含まれる。図示するように、各導電手段には手段
人力１８−１ａまたは１８−２ａと手段共通電位接続部
１８−１ｂまたは１８−２ｂとの間に直列に接続された
第１および第２の絶縁ゲート型バイポーラトランジスタ
（ＩＧＢＴ）２０−１および２０−２が含まれている。

逆導電ダイオード２２−１または２２−２が関連するＩ
ＧＢＴ２０−１または２０−２のコレクターエミッタ回
路の両端間に接続されている。ダイオード２２は関連す
るＩＧＢＴと一体形成してもよいし、あるいは共通のパ
ッケージ内の別々の拡散または素子としてもよい。第１
のＩＧＢＴと第２のＩＧＢＴとの間の接続は手段中心接
続部１８−１ｃまたは１８−２Ｃを形成し、そこからス
ピードアップ回路の勾配コイル出力１０ｂまたは１０ｃ
がそれぞれ取り出される。各制御可能な導電素子（ＩＧ
ＢＴ）にはそれぞれ駆動手段２４が設けられる。すなわ
ち、ゲート・インピーダンス２４−１ａおよび隔離変圧
器２４−１ｂを含む第１の駆動手段２４−１がＩＧＢＴ
２０−１の制御入力（ゲート・ソ−ス回路）の両端間、
したがって端子１８−１ｄと１８−１ｃとの間に第１の
作動信号ｖ１を結合する。同様に、第２の駆動手段２４
−２が第２のインピーダンス２４−２ａおよび第２の変
圧器２４−２ｂを含み、第２の入力端子１８−１ｅと端
子１８−１ｂとの間に第２の作動信号ｖ２を与える。

それぞれのインピーダンス２３−３ａおよび２４−４ａ
とそれぞれの変圧器２４−３または２４−４とを含む第
３および第４の駆動手段２４−３および２４−４が、そ
れぞれの第３および第４の駆動信号ｖ３およびｖ４を変
換して、第２の制御可能な導電手段１８−２のそれぞれ
の制御可能な導電素子（ＩＧＢＴ）２０−１および２０
−２のそれぞれのゲート端子１８−２ｄおよび１８−２
ｃとそれぞれのソース端子１８−２ｅおよび１Ｂ−２ｂ
との間に現われるようにする。

スナッパ手段２６が節点１０ｄと共通電位部との間に接
続され、これは電流Ｉｃを急速にスイッチングして関連
する勾配コイルのインダクタンスＬＧに流出入させるこ
とによって節点１０ｄに生じる高電圧を制御する。スナ
ツバ手段２６では、節点１０ｄと共通電位部との間に容
量性素子（コンデンサ）２６ａが消散素子（抵抗）２６
ｂと直列に接続され、一方向導電素子（ダイオード）２
６ｃが消散素子２６ｂと並列に接続されている。

都合のよいことに、補助短絡手段２８を構成する第５の
ＩＧＢ７２　８ａの被制御導電回路がエネルギ蓄積素子
１６と回路共通電位部との間に接続される。すなわち、
そのコレクタ電極は節点１０ｄに接続され、そのソース
電極は共通電位部に接続される。また、その絶縁された
ゲート電極は電流制限インピーダンス２８ｂを介して短
絡作動信号ｖｓを受けるように接続されている。

次に第１ａ図に示すように、第１図に例示の全波ブリッ
ジ形スピードアップ回路に対する作動信号Ｖ＋−Ｖａは
駆動回路３０を使って最大限の融通性を与えることがで
きる。この駆動回路３０は供給すべき個別の作動信号の
数に等しい数の駆動増幅器３２を使用している。ここで
は、４個の個別の駆動増幅器３　２　ａ−３　２　ｄが
使用され、各駆１１ 動増幅器３２ｊ　（ここで１≦ｊ≦４）の出力は動作信
号Ｖ，を供給する。各々の駆動増幅器３２は型番ＰＡＯ
９としてアベックスセミコンダクターズ社（ＡＰＥＸ　
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｃｏ．）から入手可能な
電力用演算増幅器であることが好ましく、正の動作電位
十Ｖおよび負の動作電位一Ｖを受けることが好ましい。

電力用演算増幅器の人力は、回路制御信号人力１０ｅの
信号または信号極性反転手段３４から与えられる反転信
号を受ける。手段３４は演算増幅器３６を使用している
。演算増幅器３６の反転入力３６ａは人力抵抗３８ａを
介して回路人力１０ｅに接続され、また帰還抵抗３８ｂ
を介して演算増幅器出力３６ｂに接続されている。

演算増幅器の非反転入力３６ｃは安定化抵抗３８Ｃを介
して共通電位部に接続されている。入力１０ｅの信号は
４個のスイッチ手段４０ａ乃至４０ｄの各々の第１の選
択可能な端子４０ａ−ａ乃至４０ｄ−ａに接続される。

各々の第２の選択可能な端子４０ａ−ｂ乃至４０ｄ−ｂ
は手段３４からの極性を反転した人力信号を受ける。ス
イッチ手１２ 段４０の共通出力４Ｑａ−ｃ乃至４０ｄ−ｃは対応する
駆動増幅器３２ａ乃至３２ｄの入力にそれぞれ接続され
ている。

通常の動作シーケンスでは、制御スイッチ４０はすべて
最初に、入力１０ｅがすべての増幅器３２の入力に接．
続されるように作動される。スピードアップ回路の入力
制御信号ｖＩＮが入力されると、両方の制御可能な導電
手段１８−１および１８−２のＩＧＢＴ２Ｇ−１および
２０−２がそれぞれ導電状態となる。これらの手段は東
芝等の製造業者が製造している型番ＭＧ１００Ｎ２ＹＳ
１とすることができる。電力増幅器１２の制御入力１２
Ｘに作動信号が与えられると、所望のレベル（たとえば
２５アンペア）の電流■。がエネルギ蓄積インダクタン
ス１６に流れ込む（第２の選択可能な接点１４−ｉｂの
各々が対応する共通接点１４−ｉｃに接続されるように
構成スイッチ手段１４が予め設定されていると、勾配電
流スピードアップ回路１０を使用することができる）。

ほぼ一定の電流Ｉｃが接点１０ｄに流入した後、並列の
導電手段１８−１および１８−２の飽和した素子（ＩＧ
ＢＴ）を通って回路共通電位部に達する。

適当な短絡電位Ｖｓによって補助短絡手段の素子２８ａ
を動作させて付加的な並列電流経路を形成することがで
きる。下側の素子２０−２の飽和抵抗がほほ等しいと仮
定すると、スピードアップ回路出力１０ｂおよび１０ｃ
の電位はほぼ等しいので、勾配コイル１１の両端間には
実質的に電圧が現われず、勾配コイルには殆んど電流が
流れない。

勾配コイル電流を流し始めるとき、直径方向に対向する
素子２０の対（ならびに使用している場合には素子２８
ａ）が開放回路状態に駆動され、残りの直径方向に対向
する素子２０の対は飽和状態にとどまる。これはスイッ
チ手段４０のうちの適当なものを動作させることによっ
て行なうことができる。各スイッチ手段４０は高速半導
体素子とすることができる。このとき、ほぼ一定の電流
Ｉｃのすべてが勾配コイル１１を通って流れる。

勾配コイル電流の方向は飽和状態にとどまる直径方向に
対向する素子２０の対の選択によって設定される。導電
手段１８−１の素子２０−１と導電手段１８−２の素子
２０−２がともにカットオフ状態になるように制御電圧
Ｖ１およびＶ４を取り除いた場合（導電手段１８−１の
素子２０−２および導電手段１８−２の素子２０−１が
飽和状態にとどまるように駆動信号Ｖ２およびＶ３は存
在したままである）、電流は節点１０ｄから導電手段１
８−２の素子２０−１、出力１０Ｃ，スイッチ千段１４
−３を通って勾配コイル１１を上向きに通り、次いでス
イッチ手段１４−２を通って出力１０ｂに入り、導電手
段１８−１の素子２〇一２を通って回路の共通電位部に
流れる。これによって設定される勾配磁界の傾斜は、第
１および第４の駆動信号ｖ１およびｖ４が存在したまま
であり、かつ第２および第３の駆動信号Ｖ２および■３
が除去された場合に生ずる傾斜に対して負となる。並列
の導電手段のうちの少なくとも１方を導電状態にして節
点１０ｄから回路共通電位部に非常に低インピーダンス
の径路を形成することにより、コイル１１を通る径路か
ら電流が除去され１５ たとき、勾配電流の短時間パルスが終了する。その直後
、勾配電力増幅器１２が不作動にされて電流Ｉ。の供給
が停止する。たとえ比較的小さな勾配コイルのインダク
タンス（通常１ミリヘンリーより小さい）であっても、
それを通る大電流の急速な変化によって比較的高い電圧
が発生することができ、この高電圧は好ましい非常に短
い立上り時間と立下り時間を発生する際、および上部が
非常に「平らな」電流パルスを得る際に役に立つ。

電厘定格が８００ボル１・または１０００ボルＩ・の素
子２０を使用することが好ましい。また、スイッチング
の障害の場合には、更に高い電圧が導電手段の電流入力
端子１８−１ａおよび１８−２ａに、したがって直列接
続された素子２０の両端間に、または単一の素子２８ａ
の両端間に印加されることがあり得ることがわかる。た
とえば、電流Ｉｃが流れている間にスイッチング障害が
生じ、すべての素子２０／２８ａが突然ターンオフした
場合、節点１０ｄの電圧はＬ。（ΔＩｃ／Δｔ）となる
。素子２０／２８ａのどれかが破損する最１６ 大電圧より小さい値に節点１０ｄの最大電圧を制限する
ためにスナッパ手段２６が設けられ、かつその横成部品
の値が選択される。

好ましい実施例について本発明の説明を行なってきたが
、当業者には多くの変更や変形を考え付くことができよ
う。したがって本発明は請求の範囲により限定されるも
のであり、実施例の説明のための特定の細部や手段は本
発明を町疋するものでないことに留意されたい。

【図面の簡単な説明】

第１図は本発明の実施例の回路を用いたＮＭＲ装置の一
方向勾配磁界形成部の概略回路図である。 第１ａ図は第１図の勾配スピードアップ回路に駆動制御
信号を供給するための駆動回路の一実施例の概略回路図
である。 〔主な符号の説明〕 １０・・・勾配電流スピードアップ回路、１０ｅ・・・
回路制御信号人力、１１・・・勾配コイル、１２・・・
勾配電力増幅器、１４−１．１４−２．１４−３・・・
スイッチ手段、１６・・・エネルギ蓄積誘導性素子、１
８−１．１８−２・・・制御可能な導電手段、２０−１
．２０−２・・・絶縁ゲート型バイポーラトランジスタ
（ＩＧＢＴ）　、２４−１乃至２４−４・・・駆動手段
、２６・・・スナッパ手段、２８・・・補助短絡手段、
３０・・・駆動回路。

Claims (1)

1. 【特許請求の範囲】 １、勾配電力増幅器および関連する勾配コイルをそなえ
   た高速ＮＭＲイメージング装置で使用するための勾配電
   流スピードアップ回路に於いて、インダクタンスが上記
   関連する勾配コイルのインダクタンスより大きく、上記
   増幅器から電流Ｉ＿ｃを受けるエネルギ蓄積素子、 エネルギ蓄積素子のＩ＿ｃ電流出力を受ける複数の半導
   体スイッチング素子、 上記半導体素子のうちの選択された半導体素子相互の間
   に上記関連する勾配コイルを接続する手段、および 選択されたパターンで上記半導体素子をターンオンおよ
   びターンオフすることにより、上記関連する勾配コイル
   を通る電流にエネルギ蓄積素子から電流Ｉ＿ｃを突然印
   加したり該勾配コイルを通る電流から電流Ｉ＿ｃを除去
   したりする手段、を含むことを特徴とする勾配電流スピ
   ードアップ回路。 ２、当該回路を上記増幅器と上記勾配コイルとの間に選
   択的に接続したり、それらの間から切り離すためのスイ
   ッチ手段をそなえている請求項１記載の勾配電流スピー
   ドアップ回路。 ３、上記エネルギ蓄積素子のインダクタンスが上記勾配
   コイルのインダクタンスの約５倍から約２０倍である請
   求項１記載の勾配電流スピードアップ回路。 ４、上記複数の半導体スイッチング素子の両端間に生じ
   る電圧が予め選択された値を超えないようにするスナバ
   手段をそなえている請求項１記載の勾配電流スピードア
   ップ回路。５、上記のターンオンおよびターンオフする
   手段が共通制御入力信号に応動して上記の各半導体スイ
   ッチング素子を個別に駆動する手段を含んでいる請求項
   １記載の勾配電流スピードアップ回路。 ６、上記勾配コイルのまわりで電流Ｉ＿ｃの少なくとも
   幾分かを別個に通す付加的なスイッチング手段が上記複
   数の半導体スイッチング素子と並列に接続されている請
   求項１記載の勾配電流スピードアップ回路。 ７、上記付加的なスイッチング手段が上記の少なくとも
   幾分かの電流を上記半導体スイッチング素子のいずれに
   も流さないようにもする請求項７記載の勾配電流スピー
   ドアップ回路。 ８、上記付加的なスイッチング手段がＩＧＢＴを含む請
   求項７記載の勾配電流スピードアップ回路。 ９、上記複数の半導体スイッチング素子の各々がＩＧＢ
   Ｔである請求項１記載の勾配電流スピードアップ回路。 １０、４個の上記半導体スイッチング素子が上記電流Ｉ
   ＿ｃを受ける全波ブリッジ構成に配置されている請求項
   １記載の勾配電流スピードアップ回路。 １１、上記４個の半導体スイッチング素子の各々がＩＧ
   ＢＴである請求項１０記載の勾配電流スピードアップ回
   路。 １２、上記複数の半導体スイッチング素子の各々が直列
   接続された複数のＩＧＢＴである請求項１記載の勾配電
   流スピードアップ回路。