KR890005233B1 - 위상 변경 회로 - Google Patents

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KR890005233B1
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Abstract

내용 없음.

Description

위상 변경 회로
제 1 도는 본 발명에 의한 위상 변경 회로의 1실시예의 블럭도.
제 2 도는 제 1 도에 보여준, 한개의 입력과 2개의 OR 출력을 갖는 ECL 게이트의 심볼도.
제 3 도는 제 2 도에 보여준 ECL 게이트의 내부구성 회로도.
제 4 도는 제 1 도에 보여준 위상 변경 회로의 작용을 나타내는 타임도.
제 5 도는 제 1 도에 보여준 위상 변경 회로의 상세 회로도.
제 6 도는 본 발명에 의한 위상 변경 회로의 다른 실시예의 블럭도.
제 7 도는 본 발명에 의한 위상 변경 회로의 또다른 실시예의 블럭도.
제 8 도는 제 7 도에 보여준 위상 변경회로의 기능을 나타내는 타임도.
제 9 도는 본 발명에 의한 위상 변경회로의 도다른 실시예의 블럭도.
제10a도, 제10b도 및 제10b도는 제 9 도에 보여준 위상 변경회로의 기능을 나타내는 파형도.
* 도면의 주요부분에 대한 부호의 설명
1-4 : 트랜지스터 5 : 전류원
6-9 : 레지스터 10 : 캐패시터
1 : ECL 게이트 12 : 제어게이트
13 : 부가적 캐패시터 14 : 입력부
15 : 사용될 출력부 16 : 제어입력부
본 발명은 다수의 에미터 출력회로를 갖는 에미터 결합논리(ECL) 회로를 포함하는 논리회로에 있어서의 위상 변경회로에 관한 것이다.
클록 동기형 데이타 프로세서에 있어서, 소정의 위상을 갖는 클록신호들을 프로세서의 래치들에 분배되어야 한다. 통상적으로 클록 분배회로에서의 소정의 클록들은 탭 또는 분리 와이어(discrete wire) (한쌍의 와이어, 파인 와이어(fine wire), 동축 케이블 등)에 의해 조정가능한 지연치나 길이를 변경함으로써 조정 가능한 지연치들을 갖는 지연라인을 사용하여 얻어진다.
그러나, 데이타 프로세서가 고집적도의 대용량 집적회로(LSI)에 의해 형성되었을 때는 지연라인 또는 분리라인(discrete line)의 스페이스가 불충분하게 되며, 이에 따라 LSI에 있어 게이트에 의해 위상을 조정(변경)하기 위한 회로가 요망된다.
본 발명의 목적은 논리회로에 있어서 넓은 스페이스를 차지함이 없이 전송신호의 위상을 지연시킬수 있는 위상 변경회로를 제공하는 것이다. 본 발명의 다른 목적은 논리회로에 있어서 LSI의 게이트를 사용하여 전송신호의 위상을 조정할수 있는 위상 변경회로를 제공하는 것이다.
상기 목적들은 다수의 에미터-출력회로를 갖는 ECL회로, 정상출력부로서 사용되고 ECL회로에 있는 제 1 에미터 출력회로 및 제 1 캐패시터에 의해 연결되고 ECL회로에 있는 제 2 에미터를 출력회로를 포함하는 논리회로에 있어서의 위상 변경회로에 의해 성취될수 있다. 제 2 에미터 출력회로는 ECL회로로부터 독립적으로 마련된 제 1 제어 ECL회로의 에미터 출력 회로에 연결된다. 제 2 에미터 출력회로의 전위는 제 1 제어 ECL회로의 제어입력을 변경시킴으로써 켜지거나 꺼진다. ECL회로의 입력으로부터 정상출력부까지의 신호 전송은 제 2 에미터 회로의 에미터 전위가 ON일때 지연된다.
본 발명의 다른 특징과 장점은 첨부도면을 참조한 이하의 설명으로부터 보다 명백해질 것이다.
제 1 도는 본 발명에 의해 위상 변경회로의 일실시예를 보여주는 블럭도이다. 제 1 도에서, 부호 11은 하나의 입력과 2개의 OR출력을 갖는 ECL 게이트, 12는 하나의 입력과 OR 출력을 갖는 제어게이트, 13은 부가적 캐패시터, 14는 입력부, 15는 사용될 출력부, 그리고 16은 제어입력부를 각각 표시한다.
제 2 도는 제 1 도에 보여준 한개의 입력과 2개의 OR 출력을 갖는 ECL 게이트의 심볼도이고, 제 3 도는 제 2 도에 보여준 ECL 게이트의 내부구성의 1실시예이다. 제 3 도에서, 부호 1 내지 4는 트랜지스터, 5는 전류원, 6 내지 9는 레지스터, 10은 트랜지스터(4)의 베이스와 에미터 사이의 캐패시터, VCC와 VEE는 전원, 그리고 VREF는 기준전원이다. 제 1 도에 보여준 구성을 사용함에 의해 입력에서 문제의 출력까지의 신호전송이 조정될수 있다. 이것은 ECL 게이트(11)에 있어 트랜지스터(4)의 베이스와 에미터 사이의 캐패시탄스(CBE)가 트랜지스터(4)에 흐르는 전류와 대체로 비례하여 증가 및 감소하기 때문이다. 즉, 제어입력(16)의 레벨이 "하이(High)"일때, 게이트(11)의 출력레벨은 그에 연결된 제어게이트(12)의 "에미터·도트(emitter-dot)"의 출력에 의해 "하이(High)"레벨로 묶여져 전류는 트랜지스터(4)에 흐르지 않으며, 따라서 트랜지스터(4)의 CEE치는 작게 된다.
한편, 제어입력부(16)의 레벨이 "로우(Low)"일때, 전류는 트랜지스터(4)에 흐르고 트랜지스터(4)의 CBE치는 크게 된다. 따라서 트랜지스터(4)의 베이스 단자에서의 전압 변경은 CBE와 부가적 캐패시터(C)(13)의 효율적인 직렬 캐패시탄스의 증가에 의해 늦게 된다. 그리고 문제의 출력(15)에서의 전압변경 역시 늦게되며, 이 결과 신호전파 지연시간이 커지게 된다. 이 시간(
Figure kpo00001
Tpd)의 증대는 캐패시터(C)(13)의 용량을 변경함으로써 조절될 수 있다. 또한 이 부가적 캐패시터는 LSI의 배선 패턴에 의해 만들어질수 있으며, 배선패턴의 길이나 폭을 변경함에 의해서도 조절될수 있다. 제 4 도는 제 1 도에 보여준 실시예의 작동의 타임도이다. 제 5 도는 제 1 도에 보여준 위상 변경회로의 상세 회로도이다. 제 5 도에서 게이트(12)는 정상출력으로서 사용되는 출력 에미터 회로부가 사용되지 않는 것을 제외하고 ECL 게이트(11)와 동일한 구성을 갖는다. 제 5 도의 회로에서, 제어입력부(16)가 기준전압(VREF)과 비교히여 저레벨로 되었을때 전류는 트랜지스터(2a)를 거쳐 흐르며, 트랜지스터(2a)의 콜렉터는 저레벨로 되어 이에 따라 트랜지스터(3a)의 에미터가 저레벨로 된다. 그러나, 제 5 도에서 트랜지스터(3a)의 베이스가 트랜지스터(1a)의 콜렉터에 연결될 경우 제어입력부가 고레벨일때 트랜지스터(3a)의 에미터는 저레벨로 될수 있다. 물론 이러한 수정은 본 발명에 적용될 수 있다. 제 1 도에 나타낸 실시예에서, 문제의 게이트는 2개의 OR 출력을 갖는다. 그러나 제 6 도에 보여준 바와같이 3개의 OR 출력을 갖는 게이트로 사용될수 있다. 제 6 도에서 부호 20은 하나의 입력과 3개의 OR 출력을 갖는 게이트이고, 21과 22는 각각 하나의 입력과 하나의 OR 출력을 갖는 제어게이트이며, 23과 24는 부가적 캐패시터(C1,C2)이다.
제 6 도에서 지연시간은 C1,C2의 값이 변경되었을때 제어신호 1 및 2에 의해 제어될수 있다. 또한 제 7 도에 나타낸 바와같이, NOR 출력을 갖는 게이트가 당해 게이트로서 사용되었을때도 비슷한 효과가 얻어질수 있다.
제 7 도에서, 부호 25는 하나의 입력과 2개의 NOR 출력을 갖는 ECL 게이트이고, 26은 하나의 입력과 하나의 OR 출력을 갖는 제어게이트이며, 27은 부가적 캐패시터이다.
제 8 도는 제 7 도에 나타낸 실시예의 타임도이다.
제 9 도는 입력펄스를 지연시키기 위해 제 7 도에 보여준 2개의 회로가 직렬로 연결된 것을 나타낸다. 제10a도, 제10b도, 제10c도는 제 9 도의 a,b,c 부분에서의 파형을 나타낸다. 제10a도는 입력펄스의 파형이며, 제10b도는 게이트(25a)의 출력파형, 즉 게이트(25b)의 입력파형이다. 제10c도에 있어서, 펄스의 다음 부분은 제어입력 레벨이 낮았을때
Figure kpo00002
Tpd에 의해 지연된다. 제10c도는 게이트(25b)의 출력펄스의 파형이다. 제10c도에서 입력펄스의 사용부는
Figure kpo00003
Tpd에 의해 지연된다.
상기와 같이 본 발명에 따르면 LSI등의 내부 회로에서의 신호의 위상이 용이하게 조정될수 있으며, 따라서 장치의 소형화가 달성된다.

Claims (4)

  1. 정상 출력부로서 사용되는 ECL(Emitter-Coupled Logic)회로에 제 1 에미터 출력회로, 및 제 1 캐패시터에 의해 접속된 상기 ECL회로의 제 2 에미터 출력회로를 포함하며, 상기 제 2 에미터 출력회로는 상기 ECL로부터 독립적으로 마련된 제 1 제어 ECL회로의 에미터 출력회로에 연결되고, 상기 제 2 에미터 출력회로의 전위는 상기 제 1 제어 ECL회로의 제어입력을 변경시킴으로써 온(ON) 또는 오프(OFF)되며, 이에 의해, 상기 ECL 회로의 입력으로부터 상기 정상출력부까지의 신호전송은 상기 제 2 에미터 회로의 에미터 전위가 ON되었을때 지연되는 것을 특징으로 하는 다수의 에미터 출력회로를 갖는 ECL회로를 포함하는 논리회로에 있어서의 위상 변경회로.
  2. 제 1 항에 있어서, 상기 ECL회로에서의 제2 내지 n번째 에미터 출력회로를 포함하며, 상기 각각의 제2 내지 n번째 에미터 출력회로는 제2 내지 n번째 캐패시터에 의해 각각 연결되고, 상기 제2 내지 n번째 에미터 출력회로는 다시 제공된 제2 내지 n번째 제어회로의 에미터 출력 회로에 연결되고, 상기 제2 내지 n번재 에미터 출력회로들이 하나 또는 그 이상의 전위는 선택적으로 ON 또는 OFF되며, 이에 따라 상기 ECL회로의 상기 입력에서 정상출력까지의 신호전송 지연시간을 변경할수 있는 것을 특징으로 하는 위상 변경회로.
  3. 제 1 항에 있어서, 상기 제1 내지 n번째 캐패시터가 변경가능한 길이 및 폭을 갖는 배선 패턴에 의해 형성되는 것을 특징으로 하는 위상 변경회로.
  4. 제 2 항에 있어서, 상기 제1 내지 n번째 캐패시터가 변경가능한 길이 및 폭을 갖는 배선패턴에 의해 형성되는 것을 특징으로 하는 위상 변경회로.
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