JPS58108824A - Ｅｃｌ型遅延回路 - Google Patents
Ｅｃｌ型遅延回路Info
- Publication number
- JPS58108824A JPS58108824A JP56207158A JP20715881A JPS58108824A JP S58108824 A JPS58108824 A JP S58108824A JP 56207158 A JP56207158 A JP 56207158A JP 20715881 A JP20715881 A JP 20715881A JP S58108824 A JPS58108824 A JP S58108824A
- Authority
- JP
- Japan
- Prior art keywords
- level
- transistor
- trq6
- collector
- ecl
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明はＥＣＬ型遅延回路に関し、特に、ＥＣＬ（Ｅｍ
ｉｔｔｅｒ Ｃｏｕｐｌ＠ｄ Ｌｏｇｉｃ ）回路に飽
和領域で動作するトランジスタを備えることにより遅延
時間を大きくしたＥＣＬ型遅延回路に関する。
ｉｔｔｅｒ Ｃｏｕｐｌ＠ｄ Ｌｏｇｉｃ ）回路に飽
和領域で動作するトランジスタを備えることにより遅延
時間を大きくしたＥＣＬ型遅延回路に関する。
（２）技術の一背景
一般にＥＣＬにおいては、すべてのトランジスタは非飽
和領域で動作させるので、蓄積時間による遅れはなく、
高速動作が行われる。このため、ＬＳＩを構成する多数
のｆ−）をＥＣＬで実現することが多い。 ・ ところが、ＬＳＩ内部でタイミング動作に必要な遅延時
間を得るためには、ＥＣＬは上記の如く高速動作に主眼
を置いているので、不適当である。
和領域で動作させるので、蓄積時間による遅れはなく、
高速動作が行われる。このため、ＬＳＩを構成する多数
のｆ−）をＥＣＬで実現することが多い。 ・ ところが、ＬＳＩ内部でタイミング動作に必要な遅延時
間を得るためには、ＥＣＬは上記の如く高速動作に主眼
を置いているので、不適当である。
（３）従来技術と間眺点
例えば、フリツノフロツノがデータを取り込むために要
する時間は埃在の技術では約２ナノ・秒ないし３ナノ秒
であるが、これに対しＥＣＬの１４” −トによる遅延
時間は約０．３ナノ秒である。このため、フリツノフロ
ツノにデータを取シ込ませるために、従来は１０段のｆ
−トをダミーとしてＩＪＩ内部に挿入したり、各ｅ−）
の負荷を大きくしたりして、必要な遅延時間を得ていた
。
する時間は埃在の技術では約２ナノ・秒ないし３ナノ秒
であるが、これに対しＥＣＬの１４” −トによる遅延
時間は約０．３ナノ秒である。このため、フリツノフロ
ツノにデータを取シ込ませるために、従来は１０段のｆ
−トをダミーとしてＩＪＩ内部に挿入したり、各ｅ−）
の負荷を大きくしたりして、必要な遅延時間を得ていた
。
しかしながら、上記の如く、タイミング調整のために多
数段のダミーのダートを用いることにより、当該ダミー
？−）に専有された領域を他の回路機能実現のために使
用できなくするので、ＬＳＩの領域の有効利用が阻まれ
るという問題がある。
数段のダミーのダートを用いることにより、当該ダミー
？−）に専有された領域を他の回路機能実現のために使
用できなくするので、ＬＳＩの領域の有効利用が阻まれ
るという問題がある。
また、上記の如く各ｙ−トの負荷を大きくすることによ
って、消費電力が犬となるという問題もある。
って、消費電力が犬となるという問題もある。
（４）発明の目的
本発明の目的は、上記従来技術における問題に鑑み、Ｅ
ＣＬ回路に飽和領域で動作する遅延用トランジスタを設
けるという構想に基づき、賛単な構成で大きな遅延時間
を得ることが出来るＥＣＬ型遅延回路を提供することに
ある。
ＣＬ回路に飽和領域で動作する遅延用トランジスタを設
けるという構想に基づき、賛単な構成で大きな遅延時間
を得ることが出来るＥＣＬ型遅延回路を提供することに
ある。
（５）発明の要旨
上記目的を達成するために、本発明により、入力側トラ
ンジスタと基準側トランジスタのエミッタを共通にした
ＥＣＬ回路において、基準側トランジスタのコレクタに
エミッタが接続されておシ、該入力側トランジスタのコ
レクタにペースが接続されておシ、コレクタが抵抗を介
して電源に接続されている入力信号遅延用トランジスタ
を備えたことを特徴とするＥＣＬ型−延回路が提供され
る。
ンジスタと基準側トランジスタのエミッタを共通にした
ＥＣＬ回路において、基準側トランジスタのコレクタに
エミッタが接続されておシ、該入力側トランジスタのコ
レクタにペースが接続されておシ、コレクタが抵抗を介
して電源に接続されている入力信号遅延用トランジスタ
を備えたことを特徴とするＥＣＬ型−延回路が提供され
る。
（６）発明の実施例
以下本発明実施例を図面によって詳述する。
第１図は本発明によるＥＣＬ型遅延回路の一実施例を示
す回路図である。第１図において、Ｑｌ 。
す回路図である。第１図において、Ｑｌ 。
Ｑ２は入力側トランジスタ、Ｑ３は基準側トラン・ゾス
タを示す。トランジスタＱ１〜Ｑ３のエミッタはトラン
ジスタＱ４のコレクタに共通接続されている。入力１１
１１ ）ランソスタＱ＋ およびＱ２のコレクタは抵抗
Ｒ１を介してＸ酋１１ｊＪ Ｖｃｃに接続されている。
タを示す。トランジスタＱ１〜Ｑ３のエミッタはトラン
ジスタＱ４のコレクタに共通接続されている。入力１１
１１ ）ランソスタＱ＋ およびＱ２のコレクタは抵抗
Ｒ１を介してＸ酋１１ｊＪ Ｖｃｃに接続されている。
トランジスタＱ４のエミッタは抵抗Ｒ２を介して負電源
ＶＥＥに接続されている。トランジスタＱ５は出力段の
エミッタフォロワであり、そのエミッタは出力端ＯＵＴ
に接続されていると共に抵抗Ｒ３を介して負電源ＶＬＫ
に接続されている。
ＶＥＥに接続されている。トランジスタＱ５は出力段の
エミッタフォロワであり、そのエミッタは出力端ＯＵＴ
に接続されていると共に抵抗Ｒ３を介して負電源ＶＬＫ
に接続されている。
本発明によシ、入力信号遅延用のＮＰＮ ）ランジスタ
Ｑ６がＥＣＩ／ｒ”−）に挿入されている。トランジス
タＱ６のペースは入力側トランジスタＱ１およびＱｌの
コレクタに、エミッタは基準側トランジスタＱ３のコレ
クタに、そしてコレクタは出力段エミッタフォロワトラ
ンジスタＱｓのペースに接続されていると共に抵抗Ｒ４
を介して電源線Ｖｃ ｃに接続されている。
Ｑ６がＥＣＩ／ｒ”−）に挿入されている。トランジス
タＱ６のペースは入力側トランジスタＱ１およびＱｌの
コレクタに、エミッタは基準側トランジスタＱ３のコレ
クタに、そしてコレクタは出力段エミッタフォロワトラ
ンジスタＱｓのペースに接続されていると共に抵抗Ｒ４
を介して電源線Ｖｃ ｃに接続されている。
電源線ＷｅｅはＯＶに、角電源Ｖｇｌは−３，６ｖに固
定されている。入力側トランジスタＱ１およびＱｌのペ
ースにそれぞれ接続されている入力端ＩＮＩおよヒＩＮ
、にハ、高レベル（Ｈレベル）で−０，８５Ｖ、低レベ
ル（Ｌレベル）で−１，７５Ｖの電圧が印加される。基
準側トランジスタＱ３のペースには−１，３ｖの基準電
圧が印加される。共通エミッタと狛電源ＶＩＥの間に接
続されたトランジスタＱ４ と抵抗Ｒ２は定電流回路を
構成している。
定されている。入力側トランジスタＱ１およびＱｌのペ
ースにそれぞれ接続されている入力端ＩＮＩおよヒＩＮ
、にハ、高レベル（Ｈレベル）で−０，８５Ｖ、低レベ
ル（Ｌレベル）で−１，７５Ｖの電圧が印加される。基
準側トランジスタＱ３のペースには−１，３ｖの基準電
圧が印加される。共通エミッタと狛電源ＶＩＥの間に接
続されたトランジスタＱ４ と抵抗Ｒ２は定電流回路を
構成している。
次に第１図の回路の動作を第２図を用いて説明する。時
刻ｔ１の前にあっては、入力端ＩＮｌおよびＩＮ、はい
ずれもＬレベルにあるとする。この時、入力側トランジ
スタＱｌおよびＱｓは共にオフであり、トランジスタＱ
・のペース電位は第２図Ｂに示されるようにＨレベルで
あるのでトランジスタＱ６はオンであシ、基準側トラン
ジスタ的のペースを位は入力側トランジスタのそれより
高いのでトランジスタＱｓはオンとなっている。
刻ｔ１の前にあっては、入力端ＩＮｌおよびＩＮ、はい
ずれもＬレベルにあるとする。この時、入力側トランジ
スタＱｌおよびＱｓは共にオフであり、トランジスタＱ
・のペース電位は第２図Ｂに示されるようにＨレベルで
あるのでトランジスタＱ６はオンであシ、基準側トラン
ジスタ的のペースを位は入力側トランジスタのそれより
高いのでトランジスタＱｓはオンとなっている。
従り−Ｃ電流がｖｅｅから、Ｒ４＋Ｑ＠＋Ｑｓ ＃Ｑ４
１Ｒ，を通ってｖ鳶罵に流れているので、トランジスタ
Ｑ−のコレクタ電位は第２図Ｃに示されるようにＬレベ
ルである。トランジスタＱ・のコレクタがＬレベルでペ
ースがＨレベルであるので、そのコレクタ・ペース間は
順方向にバイアスされている。従ってトランジスタＱ６
はオン状態のとき飽和領域で動作するようになっている
。
１Ｒ，を通ってｖ鳶罵に流れているので、トランジスタ
Ｑ−のコレクタ電位は第２図Ｃに示されるようにＬレベ
ルである。トランジスタＱ・のコレクタがＬレベルでペ
ースがＨレベルであるので、そのコレクタ・ペース間は
順方向にバイアスされている。従ってトランジスタＱ６
はオン状態のとき飽和領域で動作するようになっている
。
時刻ｔｌにおいて、入力端ＩＮ１ またはＩＮ雪の少な
くとも一方が第２図Ａに示す如くＬレベルからＨレベル
に切替ったとする。この時、トランゾ 。
くとも一方が第２図Ａに示す如くＬレベルからＨレベル
に切替ったとする。この時、トランゾ 。
スタＱ・は深い飽和に達しているので、入力４１１トラ
ンジスタＱｌまたはＱｌがオンし、基準側トランジスタ
Ｑ３がオフしてもそのコレクタ電位すなわちトランジス
タＱ６のペース電位は直ちＫＬレベルとはならない。こ
れは、トランジスタＱ・の ゛コレクタ接合が順方
向パイ゛アスされていたために、ｔ゛のコレクタ・ペー
ス間の容量が不飽和状態のときより大きくなってお３ノ
、この容量に蓄積された電荷の放電に時間がかかるため
である。トランジスタＱ６のコレクタ・ベース間容量に
蓄積され九電荷を入力側トランジスタＱ＋ オたけＱｚ
を介して放電した後、時刻ｔ２において始めて、第２図
Ｂに示されるように、トランジスタＱ−のペース電位は
Ｌレベルに低下する。トランジスタＱ６のペース電位の
ＨレベルからＬレベルへの変化はそのコレクタにＬレベ
ルからＨレベルへの変化として表われ、エミッタフォロ
ワトランジスタＱ１１ を介して出力端ＯＵＴに第２図
Ｃに示されるようにＬレベルからＨレベルへの変化とし
て得られる。
ンジスタＱｌまたはＱｌがオンし、基準側トランジスタ
Ｑ３がオフしてもそのコレクタ電位すなわちトランジス
タＱ６のペース電位は直ちＫＬレベルとはならない。こ
れは、トランジスタＱ・の ゛コレクタ接合が順方
向パイ゛アスされていたために、ｔ゛のコレクタ・ペー
ス間の容量が不飽和状態のときより大きくなってお３ノ
、この容量に蓄積された電荷の放電に時間がかかるため
である。トランジスタＱ６のコレクタ・ベース間容量に
蓄積され九電荷を入力側トランジスタＱ＋ オたけＱｚ
を介して放電した後、時刻ｔ２において始めて、第２図
Ｂに示されるように、トランジスタＱ−のペース電位は
Ｌレベルに低下する。トランジスタＱ６のペース電位の
ＨレベルからＬレベルへの変化はそのコレクタにＬレベ
ルからＨレベルへの変化として表われ、エミッタフォロ
ワトランジスタＱ１１ を介して出力端ＯＵＴに第２図
Ｃに示されるようにＬレベルからＨレベルへの変化とし
て得られる。
時刻ｔ１と１．の間の時間は、本実施例においては１．
５ナノ秒程度であった。トランジスタＱ・を含まない従
来のＩＣＬにおいては、１．５ナノ秒の遅延時間を得る
ためには５個のダミー＜−トを必要としたので、本実施
例により回路規模が大巾に縮少される。
５ナノ秒程度であった。トランジスタＱ・を含まない従
来のＩＣＬにおいては、１．５ナノ秒の遅延時間を得る
ためには５個のダミー＜−トを必要としたので、本実施
例により回路規模が大巾に縮少される。
時刻ｔ３において入力端がＬレベルに低下すると、トラ
ンジスタＱ・のコレクタ・ペース間容量を充電した後、
時刻ｔ４において始めてトランジスタＱ・のペース電位
がＬレベルからＨレベルに立上る。
ンジスタＱ・のコレクタ・ペース間容量を充電した後、
時刻ｔ４において始めてトランジスタＱ・のペース電位
がＬレベルからＨレベルに立上る。
（７）発明の効果
以上、詳細に説明したように、本発明により、ＥＣＬ回
路に飽和領域で動作する遅延用トランジスタを設けたこ
とにより、比較的簡単な構成で大きな遅延時間を得るこ
とが出来るので、ＬＳＩ等の回路規模の縮少ないし回路
機能の拡大に極めて有効である。
路に飽和領域で動作する遅延用トランジスタを設けたこ
とにより、比較的簡単な構成で大きな遅延時間を得るこ
とが出来るので、ＬＳＩ等の回路規模の縮少ないし回路
機能の拡大に極めて有効である。
なお、前述の実施例においてけＥＣＬのＯＲ回路につい
て説明したが、ＮＯＲ回路等他０論理ｆ−）についても
同様に本発明が適用可能であることは当業者には明らか
なことである。
て説明したが、ＮＯＲ回路等他０論理ｆ−）についても
同様に本発明が適用可能であることは当業者には明らか
なことである。
第１図は本発明によるＥＣＬ型遅延回路の一実施例を示
す回路図、第２図は第１図の回路の動作を説明するため
の波形図である。 図において、ＱｌおよびＱｍは入力側トランジスタ、Ｑ
ｌは基準側トランジスタ、Ｑｍは入力信号遅延用トラン
ジスタである。
す回路図、第２図は第１図の回路の動作を説明するため
の波形図である。 図において、ＱｌおよびＱｍは入力側トランジスタ、Ｑ
ｌは基準側トランジスタ、Ｑｍは入力信号遅延用トラン
ジスタである。
Claims (1)
- １、入力側トランジスタと基準側トランジスタのエミッ
タを共通にしたＥＣＬ回路において、該基準側トランジ
スタのコレクタにエミッタが接続されておシ、骸入力側
トランジスタのコレクタにペースが接続されており、コ
レクタが抵抗を介して電源に接続されている入力信号遅
延用トランジスタを備えたことを特徴とするＥＣＬ型遅
延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56207158A JPS58108824A (ja) | 1981-12-23 | 1981-12-23 | Ｅｃｌ型遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56207158A JPS58108824A (ja) | 1981-12-23 | 1981-12-23 | Ｅｃｌ型遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58108824A true JPS58108824A (ja) | 1983-06-29 |
| JPH0331010B2 JPH0331010B2 (ja) | 1991-05-02 |
Family
ID=16535180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56207158A Granted JPS58108824A (ja) | 1981-12-23 | 1981-12-23 | Ｅｃｌ型遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58108824A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4717843A (en) * | 1984-07-28 | 1988-01-05 | Fujitsu Limited | Phase changing circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5176069A (ja) * | 1974-12-26 | 1976-07-01 | Fujitsu Ltd |
-
1981
- 1981-12-23 JP JP56207158A patent/JPS58108824A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5176069A (ja) * | 1974-12-26 | 1976-07-01 | Fujitsu Ltd |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4717843A (en) * | 1984-07-28 | 1988-01-05 | Fujitsu Limited | Phase changing circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0331010B2 (ja) | 1991-05-02 |
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