JP2594062Y2 - 微小可変遅延回路 - Google Patents
微小可変遅延回路Info
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- JP2594062Y2 JP2594062Y2 JP1991100366U JP10036691U JP2594062Y2 JP 2594062 Y2 JP2594062 Y2 JP 2594062Y2 JP 1991100366 U JP1991100366 U JP 1991100366U JP 10036691 U JP10036691 U JP 10036691U JP 2594062 Y2 JP2594062 Y2 JP 2594062Y2
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- Japan
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- delay
- mos
- switch
- variable delay
- delay circuit
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Description
【０００１】
【産業上の利用分野】この考案は例えば、ｎＳやμＳオ
ーダの微小遅延を与え、かつその遅延量を変化させるこ
とができる微小可変遅延回路に関する。
ーダの微小遅延を与え、かつその遅延量を変化させるこ
とができる微小可変遅延回路に関する。
【０００２】
【従来の技術】図３に従来の微小可変遅延回路を示す。
複数の遅延段１１1 〜１１n が縦続接続され、その各遅
延段１１i （ｉ＝１，２，…ｎ）は、入力信号を直通す
る通路１２と遅延素子１３を通じる通路とに分岐し、マ
ルチプレクサ１４でその一方の出力を選択して出力す
る。
複数の遅延段１１1 〜１１n が縦続接続され、その各遅
延段１１i （ｉ＝１，２，…ｎ）は、入力信号を直通す
る通路１２と遅延素子１３を通じる通路とに分岐し、マ
ルチプレクサ１４でその一方の出力を選択して出力す
る。
【０００３】遅延段１１1 〜１１n 中の各マルチプレク
サ１４の制御状態に応じて、この可変遅延回路の入力端
子１５と出力端子１６との間に得られる各種の通路によ
り、入力端子１５に入力された信号が出力端子１６に得
られる遅延量が異なったものとなる。この多数の通路中
から、目的とする遅延量に応じて、制御回路１７により
各遅延段１１i のマルチプレクサ１４を制御して目的と
する遅延量を得る。
サ１４の制御状態に応じて、この可変遅延回路の入力端
子１５と出力端子１６との間に得られる各種の通路によ
り、入力端子１５に入力された信号が出力端子１６に得
られる遅延量が異なったものとなる。この多数の通路中
から、目的とする遅延量に応じて、制御回路１７により
各遅延段１１i のマルチプレクサ１４を制御して目的と
する遅延量を得る。
【０００４】一般に遅延素子１３は信号がゲートを通過
する伝搬遅延Ｔpdを利用してゲートアレイにより作られ
る。
する伝搬遅延Ｔpdを利用してゲートアレイにより作られ
る。
【０００５】
【考案が解決しようとする課題】従来の微小可変遅延回
路はゲートアレイにより作られ、その伝搬遅延Ｔpdを利
用しているが、この遅延量を調整することは困難であ
り、また周囲温度の変化、電源電圧の変動などにより伝
搬遅延Ｔpdが変動するため、遅延量の変化ステップ量を
例えば２０ｐＳ程度と小さくすることは困難であり、遅
延ステップ量は１００ｎＳや２００ｎＳと比較的長く、
遅延量を微細に設定することはできなかった。また不要
な通路を多く設け、各マルチプレクサ１４においても遅
延が生じるため、精度を高くする程、固定遅延部分が長
くなる。
路はゲートアレイにより作られ、その伝搬遅延Ｔpdを利
用しているが、この遅延量を調整することは困難であ
り、また周囲温度の変化、電源電圧の変動などにより伝
搬遅延Ｔpdが変動するため、遅延量の変化ステップ量を
例えば２０ｐＳ程度と小さくすることは困難であり、遅
延ステップ量は１００ｎＳや２００ｎＳと比較的長く、
遅延量を微細に設定することはできなかった。また不要
な通路を多く設け、各マルチプレクサ１４においても遅
延が生じるため、精度を高くする程、固定遅延部分が長
くなる。
【０００６】
【課題を解決するための手段】この考案によれば縦続に
接続された論理レベルを出力する複数のバッファと、 各
バッファの入力側と接地との間に縦続に接続された複数
のＭＯＳスイッチと、設定遅延量に応じた数だけ上記入
力側から順に上記ＭＯＳスイッチをオンにし、少なくと
もその次のＭＯＳスイッチをオフに制御する制御回路
と、を具備する。
接続された論理レベルを出力する複数のバッファと、 各
バッファの入力側と接地との間に縦続に接続された複数
のＭＯＳスイッチと、設定遅延量に応じた数だけ上記入
力側から順に上記ＭＯＳスイッチをオンにし、少なくと
もその次のＭＯＳスイッチをオフに制御する制御回路
と、を具備する。
【０００７】
【実施例】図１Ａにこの考案の実施例を示す。この例で
は入力端子１５と出力端子１６との間に複数の遅延段２
１1 〜２１n が縦続接続される。各遅延段２１i （ｉ＝
１，２，…ｎ）には前段よりの信号を受信して後段に論
理レベルで出力するバッファ２２が設けられ、そのバッ
ファ２２の入力側は複数のＭＯＳスイッチ２３1 〜２３
m を通じて接地される。この例ではＭＯＳスイッチ２３
1 〜２３m は直列に接続され、その１端はバッファ２２
の入力側に接続され、他端が接地され、各隣接ＭＯＳス
イッチ２３の接続点がそれぞれ接地される。
は入力端子１５と出力端子１６との間に複数の遅延段２
１1 〜２１n が縦続接続される。各遅延段２１i （ｉ＝
１，２，…ｎ）には前段よりの信号を受信して後段に論
理レベルで出力するバッファ２２が設けられ、そのバッ
ファ２２の入力側は複数のＭＯＳスイッチ２３1 〜２３
m を通じて接地される。この例ではＭＯＳスイッチ２３
1 〜２３m は直列に接続され、その１端はバッファ２２
の入力側に接続され、他端が接地され、各隣接ＭＯＳス
イッチ２３の接続点がそれぞれ接地される。
【０００８】各遅延段２１i の各ＭＯＳスイッチ２３1
〜２３m は制御回路２４により各別にオン、オフ制御さ
れ、設定遅延量に応じてオンとされるＭＯＳスイッチの
数が設定される。遅延段２１1 において例えばＭＯＳス
イッチ２３1 ，２３2 のみがオンとされ、他のＭＯＳス
イッチがオフとされた場合は、ＭＯＳスイッチ２３1 ，
２３2 の各オン時の負荷容量をＣ1n，Ｃ2n，ＭＯＳスイ
ッチ２３3 のオフ時の負荷容量をＣ3f、ＭＯＳスイッチ
２３1 ，２３2 の各ゲート入力負荷容量をＣ1g，Ｃ2gと
すると等価回路は図２Ａに示すようになる。ここでＣ3f
＜Ｃ1n，Ｃ2n，Ｃ1g，Ｃ2gである。このように容量
Ｃ1n，Ｃ2n，Ｃ1g，Ｃ2g，Ｃf の並列接続を通じてバッ
ファ２２の入力側が接地される。
〜２３m は制御回路２４により各別にオン、オフ制御さ
れ、設定遅延量に応じてオンとされるＭＯＳスイッチの
数が設定される。遅延段２１1 において例えばＭＯＳス
イッチ２３1 ，２３2 のみがオンとされ、他のＭＯＳス
イッチがオフとされた場合は、ＭＯＳスイッチ２３1 ，
２３2 の各オン時の負荷容量をＣ1n，Ｃ2n，ＭＯＳスイ
ッチ２３3 のオフ時の負荷容量をＣ3f、ＭＯＳスイッチ
２３1 ，２３2 の各ゲート入力負荷容量をＣ1g，Ｃ2gと
すると等価回路は図２Ａに示すようになる。ここでＣ3f
＜Ｃ1n，Ｃ2n，Ｃ1g，Ｃ2gである。このように容量
Ｃ1n，Ｃ2n，Ｃ1g，Ｃ2g，Ｃf の並列接続を通じてバッ
ファ２２の入力側が接地される。
【０００９】従って図１Ｂに示すように遅延段２１1 に
入力された入力信号２５は、バッファ２２の入力側にぶ
らさがった容量Ｃ1n，Ｃ2n，Ｃ1g，Ｃ2g，Ｃf により点
線２６に示すように、立上り、立下りがなだらかにな
り、バッファ２２の出力信号は点線２７のようになる。
一方、ＭＯＳスイッチ２３1 がオフ、その他のＭＯＳス
イッチがオフか又はオンの場合は、遅延段２１1 の等価
回路は図２Ｂに示すように、バッファ２２の入力側に、
ＭＯＳスイッチ２３1 のオフ時の負荷容量Ｃ1fのみがぶ
ら下った状態となり、この容量Ｃ1fは小さいから、これ
による入力信号２５の波形のなまりはごくわずかであっ
て、出力信号は図１Ｂの実線２８のようになる。この実
線２８の出力が、入力信号２５に対する遅れの最小であ
り、点線２７の出力は実線２８の出力よりΔｔだけ遅延
している。
入力された入力信号２５は、バッファ２２の入力側にぶ
らさがった容量Ｃ1n，Ｃ2n，Ｃ1g，Ｃ2g，Ｃf により点
線２６に示すように、立上り、立下りがなだらかにな
り、バッファ２２の出力信号は点線２７のようになる。
一方、ＭＯＳスイッチ２３1 がオフ、その他のＭＯＳス
イッチがオフか又はオンの場合は、遅延段２１1 の等価
回路は図２Ｂに示すように、バッファ２２の入力側に、
ＭＯＳスイッチ２３1 のオフ時の負荷容量Ｃ1fのみがぶ
ら下った状態となり、この容量Ｃ1fは小さいから、これ
による入力信号２５の波形のなまりはごくわずかであっ
て、出力信号は図１Ｂの実線２８のようになる。この実
線２８の出力が、入力信号２５に対する遅れの最小であ
り、点線２７の出力は実線２８の出力よりΔｔだけ遅延
している。
【００１０】ＭＯＳスイッチ２３1 ，２３3 がオン、Ｍ
ＯＳスイッチ２３2 がオフ、その他のＭＯＳスイッチは
オン又はオフの場合は、図２Ｃに示すようにＭＯＳスイ
ッチ２３1 のオン時の負荷容量Ｃ1n、そのゲート入力負
荷容量Ｃ1g、ＭＯＳスイッチ２３2 のオフ時の負荷容量
Ｃ2fがバッファ２２にぶら下った状態になる。この時の
出力信号の遅延は図１Ｂの実線２８の出力より大きく、
点線２７の出力より小さくなる。
ＯＳスイッチ２３2 がオフ、その他のＭＯＳスイッチは
オン又はオフの場合は、図２Ｃに示すようにＭＯＳスイ
ッチ２３1 のオン時の負荷容量Ｃ1n、そのゲート入力負
荷容量Ｃ1g、ＭＯＳスイッチ２３2 のオフ時の負荷容量
Ｃ2fがバッファ２２にぶら下った状態になる。この時の
出力信号の遅延は図１Ｂの実線２８の出力より大きく、
点線２７の出力より小さくなる。
【００１１】このようにＭＯＳスイッチ２３1 〜２３m
に対しバッファ２２側から、オンする数を多くする程、
遅延段２１1 における出力信号の入力信号に対する遅延
量が大きくなる。他の遅延段２１2 〜２１n も同様に動
作する。従って遅延段２１1〜２１n の各ＭＯＳスイッ
チ２３1 〜２３m を制御回路２４により選択的に制御す
ることにより、入力端子１５と出力端子１６との間に各
種の遅延量を得ることができる。
に対しバッファ２２側から、オンする数を多くする程、
遅延段２１1 における出力信号の入力信号に対する遅延
量が大きくなる。他の遅延段２１2 〜２１n も同様に動
作する。従って遅延段２１1〜２１n の各ＭＯＳスイッ
チ２３1 〜２３m を制御回路２４により選択的に制御す
ることにより、入力端子１５と出力端子１６との間に各
種の遅延量を得ることができる。
【００１２】
【考案の効果】以上述べたようにこの考案によればバッ
ファ２２の入力にぶら下るＭＯＳスイッチのオン負荷容
量の数により、遅延量を制御しているため、従来の遅延
回路と同程度のデバイスで構成した場合は遅延ステップ
を従来は１００ｐＳ程度にしかすることができない所
を、この考案では２０ｐＳ程度とすることができ、高精
度の遅延を行うことができる。
ファ２２の入力にぶら下るＭＯＳスイッチのオン負荷容
量の数により、遅延量を制御しているため、従来の遅延
回路と同程度のデバイスで構成した場合は遅延ステップ
を従来は１００ｐＳ程度にしかすることができない所
を、この考案では２０ｐＳ程度とすることができ、高精
度の遅延を行うことができる。
【００１３】ＭＯＳスイッチの負荷容量は温度変化によ
り変動が、ゲートの伝搬遅延Ｔpdの温度変動より２桁以
上小さいから、設定遅延量が温度変動の影響を受け難
い。この考案では通路の切替えを行うものでないから、
固定遅延はほぼゼロである。
り変動が、ゲートの伝搬遅延Ｔpdの温度変動より２桁以
上小さいから、設定遅延量が温度変動の影響を受け難
い。この考案では通路の切替えを行うものでないから、
固定遅延はほぼゼロである。
【図１】Ａはこの考案の実施例を示す回路図、Ｂはその
動作を説明するための波形図である。
動作を説明するための波形図である。
【図２】図１Ａの動作を説明するための等価回路を示す
図。
図。
【図３】従来の微小可変遅延回路を示すブロック図。
Claims (1)
- 【請求項１】 縦続に接続された論理レベルを出力する
複数のバッファと、 各 バッファの入力側と接地との間に縦続に接続された複
数のＭＯＳスイッチと、 設 定遅延量に応じた数だけ上記入力側から順に上記ＭＯ
Ｓスイッチをオンにし、少なくともその次のＭＯＳスイ
ッチをオフに制御する制御回路と、を具備することを特
徴とする微小可変遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991100366U JP2594062Y2 (ja) | 1991-12-05 | 1991-12-05 | 微小可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991100366U JP2594062Y2 (ja) | 1991-12-05 | 1991-12-05 | 微小可変遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0550834U JPH0550834U (ja) | 1993-07-02 |
| JP2594062Y2 true JP2594062Y2 (ja) | 1999-04-19 |
Family
ID=14272066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1991100366U Expired - Fee Related JP2594062Y2 (ja) | 1991-12-05 | 1991-12-05 | 微小可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594062Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001339282A (ja) * | 2000-05-30 | 2001-12-07 | Advantest Corp | 可変遅延回路及び半導体回路試験装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6135609A (ja) * | 1984-07-28 | 1986-02-20 | Fujitsu Ltd | 位相可変回路 |
| JP2777399B2 (ja) * | 1989-03-28 | 1998-07-16 | 株式会社日立製作所 | 可変遅延回路並びにその回路を用いたタイミング発生装置及びｌｓｉテスタ |
| JPH03162120A (ja) * | 1989-11-21 | 1991-07-12 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
-
1991
- 1991-12-05 JP JP1991100366U patent/JP2594062Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0550834U (ja) | 1993-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990112 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| LAPS | Cancellation because of no payment of annual fees |