JPH05129908A - 微小可変遅延回路 - Google Patents
微小可変遅延回路Info
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- JPH05129908A JPH05129908A JP3293230A JP29323091A JPH05129908A JP H05129908 A JPH05129908 A JP H05129908A JP 3293230 A JP3293230 A JP 3293230A JP 29323091 A JP29323091 A JP 29323091A JP H05129908 A JPH05129908 A JP H05129908A
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- buffer
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Abstract
(57)【要約】
【目的】 高分解能の可変遅延量を与える。
【構成】 遅延入力端子１５に、適当な大きさの出力イ
ンピーダンスを有し、論理レベルを出力するバッファ１
７が接続され、バッファ１７の出力側にシュミットトリ
ガバッファ１８が接続され、バッファ１８の出力側は遅
延出力端子１６に接続される。バッファ１７，１８の接
続点１９にＣＭＯＳ２１の入力側が接続され、ＣＭＯＳ
２１の両端はＭＯＳＦＥＴ２２，２３を通じて電源端子
２４、接地にそれぞれ接続される。選択信号入力端子２
５はＦＥＴ２２のゲートに直接、またインバータ２６を
介してＦＥＴ２３のゲートに接続される。ＦＥＴ２２，
２３が共にオフで入力端子１５の入力信号はごくわずか
の遅延で出力端子１６へ出力され、ＦＥＴ２２，２３が
共にオンでＣＭＯＳ２１がインバータ動作状態となり、
そのスイッチングの容量とバッファ１７のスイッチング
の出力インピーダンスとのミラー効果による遅れによ
り、出力端子１６の信号が遅れる。接続点１９に接続さ
れたＣＭＯＳ中のインバータ動作状態とする数と比例し
た遅延を得る。
ンピーダンスを有し、論理レベルを出力するバッファ１
７が接続され、バッファ１７の出力側にシュミットトリ
ガバッファ１８が接続され、バッファ１８の出力側は遅
延出力端子１６に接続される。バッファ１７，１８の接
続点１９にＣＭＯＳ２１の入力側が接続され、ＣＭＯＳ
２１の両端はＭＯＳＦＥＴ２２，２３を通じて電源端子
２４、接地にそれぞれ接続される。選択信号入力端子２
５はＦＥＴ２２のゲートに直接、またインバータ２６を
介してＦＥＴ２３のゲートに接続される。ＦＥＴ２２，
２３が共にオフで入力端子１５の入力信号はごくわずか
の遅延で出力端子１６へ出力され、ＦＥＴ２２，２３が
共にオンでＣＭＯＳ２１がインバータ動作状態となり、
そのスイッチングの容量とバッファ１７のスイッチング
の出力インピーダンスとのミラー効果による遅れによ
り、出力端子１６の信号が遅れる。接続点１９に接続さ
れたＣＭＯＳ中のインバータ動作状態とする数と比例し
た遅延を得る。
Description
【０００１】
【産業上の利用分野】この発明は遅延分解能が例えば１
０ｐＳオーダの微小遅延を可能とする微小可変遅延回路
に関する。
０ｐＳオーダの微小遅延を可能とする微小可変遅延回路
に関する。
【０００２】
【従来の技術】図３に従来の微小可変遅延回路を示す。
遅延段１１1 ，１１2 ，１１3 が縦続接続され、遅延段
１１1 は遅延量がＡのバッファ１２の通路と、遅延量が
Ｂ（Ｂ＝２Ａ）のバッファ１３の通路との何れかがマル
チプレクサ１４で選択され、その選択された通路を信号
が通過するようにされ、遅延段１１2 は遅延量なしの通
路と遅延量Ｂのバッファ１３の通路との何れかがマルチ
プレクサ１４で選択され、遅延段１１3 は遅延量なしの
通路と遅延量Ｂのバッファ１３が二つ直列接続された通
路との何れかがマルチプレクサ１４で選択される。各マ
ルチプレクサ１４の選択入力側Ｓに与える選択信号を制
御することにより、遅延入力端子１５と遅延出力端子１
６との間の信号が通る経路が切替えられ、その経路に応
じた遅延量の遅延が遅延出力端子１６の出力信号に生じ
る。経路の選択により遅延量の差が（Ｂ−Ａ），２（Ｂ
−Ａ），３（Ｂ−Ａ），４（Ｂ−Ａ）…の各種の値とす
ることができる。つまり分解能が（Ｂ−Ａ）の可変遅延
回路が得られる。
遅延段１１1 ，１１2 ，１１3 が縦続接続され、遅延段
１１1 は遅延量がＡのバッファ１２の通路と、遅延量が
Ｂ（Ｂ＝２Ａ）のバッファ１３の通路との何れかがマル
チプレクサ１４で選択され、その選択された通路を信号
が通過するようにされ、遅延段１１2 は遅延量なしの通
路と遅延量Ｂのバッファ１３の通路との何れかがマルチ
プレクサ１４で選択され、遅延段１１3 は遅延量なしの
通路と遅延量Ｂのバッファ１３が二つ直列接続された通
路との何れかがマルチプレクサ１４で選択される。各マ
ルチプレクサ１４の選択入力側Ｓに与える選択信号を制
御することにより、遅延入力端子１５と遅延出力端子１
６との間の信号が通る経路が切替えられ、その経路に応
じた遅延量の遅延が遅延出力端子１６の出力信号に生じ
る。経路の選択により遅延量の差が（Ｂ−Ａ），２（Ｂ
−Ａ），３（Ｂ−Ａ），４（Ｂ−Ａ）…の各種の値とす
ることができる。つまり分解能が（Ｂ−Ａ）の可変遅延
回路が得られる。
【０００３】
【発明が解決しようとする課題】遅延量Ａ、Ｂはそれぞ
れバッファ１２，１３における伝搬遅延量Ｔｐｄにより
得ている。このバッファ１２，１３をゲートアレイなど
で実現しようとすると、ゲートの配置を自由に選択でき
ないため配線による遅延量も考慮する必要があり、２Ａ
＝Ｂの関係を満すように設計することが困難となり、微
小分解能が悪い。つまり（Ｂ−Ａ）を小さくすることが
困難であり、かつ隣接遅延量の差（Ｂ−Ａ）のばらつき
が大きい。
れバッファ１２，１３における伝搬遅延量Ｔｐｄにより
得ている。このバッファ１２，１３をゲートアレイなど
で実現しようとすると、ゲートの配置を自由に選択でき
ないため配線による遅延量も考慮する必要があり、２Ａ
＝Ｂの関係を満すように設計することが困難となり、微
小分解能が悪い。つまり（Ｂ−Ａ）を小さくすることが
困難であり、かつ隣接遅延量の差（Ｂ−Ａ）のばらつき
が大きい。
【０００４】
【課題を解決するための手段】この発明によれば入力信
号がバッファへ供給され、このバッファは出力インピー
ダンスをもち、かつ論理レベルを出力し、この出力はシ
ュミットトリガバッファへ供給される。これら両バッフ
ァの接続点にＣＭＯＳ素子の入力側が接続され、そのＣ
ＭＯＳ素子の両端はそれぞれ第１、第２スイッチ素子を
通じて電源及び接地に接続され、これら第１、第２スイ
ッチ素子は選択信号により同時に制御される。
号がバッファへ供給され、このバッファは出力インピー
ダンスをもち、かつ論理レベルを出力し、この出力はシ
ュミットトリガバッファへ供給される。これら両バッフ
ァの接続点にＣＭＯＳ素子の入力側が接続され、そのＣ
ＭＯＳ素子の両端はそれぞれ第１、第２スイッチ素子を
通じて電源及び接地に接続され、これら第１、第２スイ
ッチ素子は選択信号により同時に制御される。
【０００５】
【実施例】図１にこの発明の実施例を示す。遅延入力端
子１５にバッファ１７の入力側が接続される。バッファ
１７は適当な大きさの出力インピーダンスをもち、論理
レベルを出力するものであり、バッファ１７の出力側は
シュミットトリガバッファ１８の入力側に接続され、シ
ュミットトリガバッファ１８の出力は遅延出力端子１６
に接続される。両バッファ１７，１８の接続点１９にＣ
ＭＯＳ素子２１の入力側が接続され、ＣＭＯＳ素子１９
の両端はそれぞれ第１、第２スイッチ素子２２，２３を
通じて電源端子２４、接地に接続される。つまりＣＭＯ
Ｓ素子２１はＰ形とＮ形のＭＯＳＦＥＴ２１ａ，２１ｂ
が直列に接続され、その両ゲートが互いに接続されて入
力側として接続点１９に接続される。ＦＥＴ２１ａの他
端は第１スイッチ素子２２としてのＰ形のＭＯＳＦＥＴ
を通じて電源端子２４に接続され、ＦＥＴ２１ｂの他端
は第２スイッチ素子２３としてのＮ形のＭＯＳＦＥＴを
通じて接地される。
子１５にバッファ１７の入力側が接続される。バッファ
１７は適当な大きさの出力インピーダンスをもち、論理
レベルを出力するものであり、バッファ１７の出力側は
シュミットトリガバッファ１８の入力側に接続され、シ
ュミットトリガバッファ１８の出力は遅延出力端子１６
に接続される。両バッファ１７，１８の接続点１９にＣ
ＭＯＳ素子２１の入力側が接続され、ＣＭＯＳ素子１９
の両端はそれぞれ第１、第２スイッチ素子２２，２３を
通じて電源端子２４、接地に接続される。つまりＣＭＯ
Ｓ素子２１はＰ形とＮ形のＭＯＳＦＥＴ２１ａ，２１ｂ
が直列に接続され、その両ゲートが互いに接続されて入
力側として接続点１９に接続される。ＦＥＴ２１ａの他
端は第１スイッチ素子２２としてのＰ形のＭＯＳＦＥＴ
を通じて電源端子２４に接続され、ＦＥＴ２１ｂの他端
は第２スイッチ素子２３としてのＮ形のＭＯＳＦＥＴを
通じて接地される。
【０００６】選択信号入力端子２５の選択信号により第
１、第２スイッチ素子２２，２３が同時に同一方向に制
御される。このためこの例では選択信号入力端子２５は
第１スイッチ素子２２としてのＦＥＴのゲートに直接接
続されると共にインバータ２６を通じて第２スイッチ素
子２３としてのＦＥＴのゲートに接続される。この実施
例では可変遅延量の種類を多くするため、並列に接続さ
れた二つのＣＭＯＳ素子２７，２８の入力側が接続点１
９に接続され、その並列接続の両端がそれぞれ第１、第
２スイッチ素子２９，３１を通じて電源端子２４及び接
地に接続され、第１、第２スイッチ素子２９，３１は選
択信号入力端子３２の選択信号により同時に同一方向に
制御される。
１、第２スイッチ素子２２，２３が同時に同一方向に制
御される。このためこの例では選択信号入力端子２５は
第１スイッチ素子２２としてのＦＥＴのゲートに直接接
続されると共にインバータ２６を通じて第２スイッチ素
子２３としてのＦＥＴのゲートに接続される。この実施
例では可変遅延量の種類を多くするため、並列に接続さ
れた二つのＣＭＯＳ素子２７，２８の入力側が接続点１
９に接続され、その並列接続の両端がそれぞれ第１、第
２スイッチ素子２９，３１を通じて電源端子２４及び接
地に接続され、第１、第２スイッチ素子２９，３１は選
択信号入力端子３２の選択信号により同時に同一方向に
制御される。
【０００７】ＣＭＯＳ素子２７，２８はＣＭＯＳ素子２
１と同一特性のものとする。この構成において、選択信
号入力端子２５，３２の各選択信号ＳＥＬ０，ＳＥＬ１
が共に高レベルＨである場合は、スイッチ素子２２，２
３，２９，３１はすべてオフであって、接続点１９から
ＣＭＯＳ素子２１側を見ると単なる浮遊容量としか見え
ない。同様にＣＭＯＳ素子２７，２８側も単なる浮遊容
量としか見えない。接続点１９のこれらの浮遊容量とバ
ッファ１８の入力容量と、バッファ１７のスイッチング
時の出力インピーダンスとのミラー効果により、接続点
１９における信号波形の立上りに図２Ａに示すように小
さい段３３が生じる。この波形はバッファ１８で波形整
形され、遅延出力端子１６の出力波形は図２Ａに示すよ
うになる。
１と同一特性のものとする。この構成において、選択信
号入力端子２５，３２の各選択信号ＳＥＬ０，ＳＥＬ１
が共に高レベルＨである場合は、スイッチ素子２２，２
３，２９，３１はすべてオフであって、接続点１９から
ＣＭＯＳ素子２１側を見ると単なる浮遊容量としか見え
ない。同様にＣＭＯＳ素子２７，２８側も単なる浮遊容
量としか見えない。接続点１９のこれらの浮遊容量とバ
ッファ１８の入力容量と、バッファ１７のスイッチング
時の出力インピーダンスとのミラー効果により、接続点
１９における信号波形の立上りに図２Ａに示すように小
さい段３３が生じる。この波形はバッファ１８で波形整
形され、遅延出力端子１６の出力波形は図２Ａに示すよ
うになる。
【０００８】選択信号ＳＥＬ０が低レベルＬ、ＳＥＬ１
が高レベルＨの場合はスイッチ素子２２，２３は共にオ
ン、スイッチ素子２９，３１は共にオフとなる。このた
めＣＭＯＳ素子２１はそのゲートを入力側、ＦＥＴ２１
ａ，２１ｂの接続点３４を出力側とするインバータとし
て動作する。このインバータが動作している時は、その
しきい値付近でミラー効果により負荷容量が増加する。
このためこの負荷容量とバッファ１７のスイッチング時
の出力インピーダンスとのミラー効果により、接続点１
９の波形の立上りに段３３より大きい段３５が図２Ｂに
示すように生じる。このため出力端子１６に得られるそ
の波形整形出力は図２Ｂに示すように図２Ａの対応する
ものよりも時間ΔＴだけ遅れる。
が高レベルＨの場合はスイッチ素子２２，２３は共にオ
ン、スイッチ素子２９，３１は共にオフとなる。このた
めＣＭＯＳ素子２１はそのゲートを入力側、ＦＥＴ２１
ａ，２１ｂの接続点３４を出力側とするインバータとし
て動作する。このインバータが動作している時は、その
しきい値付近でミラー効果により負荷容量が増加する。
このためこの負荷容量とバッファ１７のスイッチング時
の出力インピーダンスとのミラー効果により、接続点１
９の波形の立上りに段３３より大きい段３５が図２Ｂに
示すように生じる。このため出力端子１６に得られるそ
の波形整形出力は図２Ｂに示すように図２Ａの対応する
ものよりも時間ΔＴだけ遅れる。
【０００９】選択信号ＳＥＬ０が高レベルＨ、ＳＥＬ１
が低レベルＬの場合はスイッチ素子２２，２３はオフ、
スイッチ素子２９，３１はオンとなる。従って並列接続
されたＣＭＯＳ２７，２８が共にインバータとして動作
するため、そのミラー効果により負荷容量は、ＣＭＯＳ
素子２１がインバータとして動作する時の２倍となり、
図２Ｃに示すように接続点１９の波形の立上りに段３５
よりも大きな段３６が生じ、出力端子１６の出力波形
は、図２Ａの対応するものに対し、２ΔＴ遅れたものと
なる。
が低レベルＬの場合はスイッチ素子２２，２３はオフ、
スイッチ素子２９，３１はオンとなる。従って並列接続
されたＣＭＯＳ２７，２８が共にインバータとして動作
するため、そのミラー効果により負荷容量は、ＣＭＯＳ
素子２１がインバータとして動作する時の２倍となり、
図２Ｃに示すように接続点１９の波形の立上りに段３５
よりも大きな段３６が生じ、出力端子１６の出力波形
は、図２Ａの対応するものに対し、２ΔＴ遅れたものと
なる。
【００１０】選択信号ＳＥＬ０，ＳＥＬ１を共に低レベ
ルＬにすると、スイッチ素子２２，２３，２９，３１は
すべてオンとなる。従ってＣＭＯＳ素子２１，２７，２
８はすべてインバータとして動作する。このため、図２
Ｄに示すように接続点１９の波形の立上りに更に大きな
段３７が生じ、出力端子１６の出力波形は図２Ａの対応
するものに対し、３ΔＴ遅延したものとなる。
ルＬにすると、スイッチ素子２２，２３，２９，３１は
すべてオンとなる。従ってＣＭＯＳ素子２１，２７，２
８はすべてインバータとして動作する。このため、図２
Ｄに示すように接続点１９の波形の立上りに更に大きな
段３７が生じ、出力端子１６の出力波形は図２Ａの対応
するものに対し、３ΔＴ遅延したものとなる。
【００１１】このように選択信号ＳＥＬ０，ＳＥＬ１の
状態組合せを選定して、入力端子１５に入力された信号
に対し、４種類の何れかの遅延を与えて出力端子１６に
出力することができる。接続点１９に、例えば４つが並
列接続されたＣＭＯＳ素子を接続して他の選択信号で制
御するなど、接続点１９に更に多くのＣＭＯＳ素子を接
続することにより、更に多くの種類の遅延量を得ること
ができる。上述では同一特性のＣＭＯＳ素子を使用して
インバータ動作状態にするＣＭＯＳ素子の数に直線的に
比例した差の遅延量をもつ遅延を得るようにしたが、Ｃ
ＭＯＳ素子のＦＥＴの大きさを例えば倍関係で異なら
せ、例えばＣＭＯＳ素子２７，２８の代りに、ＣＭＯＳ
素子２１のサイズの２倍のＣＭＯＳ素子を１つ用いても
よい。
状態組合せを選定して、入力端子１５に入力された信号
に対し、４種類の何れかの遅延を与えて出力端子１６に
出力することができる。接続点１９に、例えば４つが並
列接続されたＣＭＯＳ素子を接続して他の選択信号で制
御するなど、接続点１９に更に多くのＣＭＯＳ素子を接
続することにより、更に多くの種類の遅延量を得ること
ができる。上述では同一特性のＣＭＯＳ素子を使用して
インバータ動作状態にするＣＭＯＳ素子の数に直線的に
比例した差の遅延量をもつ遅延を得るようにしたが、Ｃ
ＭＯＳ素子のＦＥＴの大きさを例えば倍関係で異なら
せ、例えばＣＭＯＳ素子２７，２８の代りに、ＣＭＯＳ
素子２１のサイズの２倍のＣＭＯＳ素子を１つ用いても
よい。
【００１２】
【発明の効果】以上述べたようにこの発明によればバッ
ファとシュミットトリガバッファとの接続点にＣＭＯＳ
素子を１乃至複数接続し、これを選択信号により選択的
にインバータ動作状態にしたり、不動作状態にすること
により、インバータ動作時のしきい値付近でのミラー効
果による負荷容量の増加を利用して、出力される信号の
遅延量を制御しているため、遅延量の差ΔＴを小さな
値、例えばｐＳ〜数１０ｐＳのオーダとすることがで
き、かつΔＴのばらつきを小さくすることができ、高分
解能が得られる。
ファとシュミットトリガバッファとの接続点にＣＭＯＳ
素子を１乃至複数接続し、これを選択信号により選択的
にインバータ動作状態にしたり、不動作状態にすること
により、インバータ動作時のしきい値付近でのミラー効
果による負荷容量の増加を利用して、出力される信号の
遅延量を制御しているため、遅延量の差ΔＴを小さな
値、例えばｐＳ〜数１０ｐＳのオーダとすることがで
き、かつΔＴのばらつきを小さくすることができ、高分
解能が得られる。
【図１】この発明の実施例を示す接続図。
【図２】選択信号の状態と、接続点１９、出力端子１６
の各波形の関係例を示す図。
の各波形の関係例を示す図。
【図３】従来の微小可変遅延回路を示すブロック図。
Claims (1)
- 【請求項１】 入力信号が供給され、論理レベルを出力
し、出力インピーダンスをもつバッファと、 そのバッファの出力側に接続されたシュミットトリガバ
ッファと、 これら両バッファの接続点に入力側が接続されたＣＭＯ
Ｓ素子と、 そのＣＭＯＳ素子の両端と電源及び接地との各間にそれ
ぞれ挿入され、選択信号により同時に制御される第１、
第２スイッチ素子と、 を具備する微小可変遅延回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3293230A JPH05129908A (ja) | 1991-11-08 | 1991-11-08 | 微小可変遅延回路 |
| KR1019920014496A KR970005124B1 (ko) | 1991-08-14 | 1992-08-12 | 가변지연회로 |
| US08/253,216 US5440260A (en) | 1991-08-14 | 1994-06-02 | Variable delay circuit |
| US08/394,249 US5495197A (en) | 1991-08-14 | 1995-02-24 | Variable delay circuit |
| US08/850,816 US5764093A (en) | 1981-11-28 | 1997-05-02 | Variable delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3293230A JPH05129908A (ja) | 1991-11-08 | 1991-11-08 | 微小可変遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129908A true JPH05129908A (ja) | 1993-05-25 |
Family
ID=17792115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3293230A Pending JPH05129908A (ja) | 1981-11-28 | 1991-11-08 | 微小可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129908A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6348826B1 (en) | 2000-06-28 | 2002-02-19 | Intel Corporation | Digital variable-delay circuit having voltage-mixing interpolator and methods of testing input/output buffers using same |
| US6348811B1 (en) | 2000-06-28 | 2002-02-19 | Intel Corporation | Apparatus and methods for testing simultaneous bi-directional I/O circuits |
| US7180352B2 (en) | 2001-06-28 | 2007-02-20 | Intel Corporation | Clock recovery using clock phase interpolator |
-
1991
- 1991-11-08 JP JP3293230A patent/JPH05129908A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6348826B1 (en) | 2000-06-28 | 2002-02-19 | Intel Corporation | Digital variable-delay circuit having voltage-mixing interpolator and methods of testing input/output buffers using same |
| US6348811B1 (en) | 2000-06-28 | 2002-02-19 | Intel Corporation | Apparatus and methods for testing simultaneous bi-directional I/O circuits |
| US6639426B2 (en) | 2000-06-28 | 2003-10-28 | Intel Corporation | Apparatus for testing simultaneous bi-directional I/O circuits |
| US7180352B2 (en) | 2001-06-28 | 2007-02-20 | Intel Corporation | Clock recovery using clock phase interpolator |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010717 |