JPH02284510A - Ｃｍｏｓ遅延回路 - Google Patents
Ｃｍｏｓ遅延回路Info
- Publication number
- JPH02284510A JPH02284510A JP10624289A JP10624289A JPH02284510A JP H02284510 A JPH02284510 A JP H02284510A JP 10624289 A JP10624289 A JP 10624289A JP 10624289 A JP10624289 A JP 10624289A JP H02284510 A JPH02284510 A JP H02284510A
- Authority
- JP
- Japan
- Prior art keywords
- transfer gates
- delay time
- cmos
- circuit
- mos capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 20
- 230000010354 integration Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Pulse Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＭＯ３遅延回路に関する。
ＭＯ８集積回路の遅延回路は、回路機能に要求されるタ
イミングを実現するものとして、一般にＣＭＯ３）ラン
ジスタとＭＯＳキャパシタといっな遅延素子によって構
成されている。
イミングを実現するものとして、一般にＣＭＯ３）ラン
ジスタとＭＯＳキャパシタといっな遅延素子によって構
成されている。
第２図は従来のＣＭＯＳ遅延回路の一例の回路図である
。
。
ＣＭＯＳ遅延回路は、二つのＣＭＯＳインバータ２及び
９の間に積分回路７ａを有している。
９の間に積分回路７ａを有している。
入力信号Ｓｌを受ける入力端子Ｔ、を入力としたＣＭＯ
Ｓインバータ２の出力信号Ｓ２は直列抵抗３とＭＯＳキ
ャパシタ８との節点Ｎを介して次段のＣＭＯＳインバー
タ９の入力に信号ＳＮを入力しこのＣＭＯＳインバータ
９の出力信号Ｓｏか出力端子Ｔｏに供給されている。
Ｓインバータ２の出力信号Ｓ２は直列抵抗３とＭＯＳキ
ャパシタ８との節点Ｎを介して次段のＣＭＯＳインバー
タ９の入力に信号ＳＮを入力しこのＣＭＯＳインバータ
９の出力信号Ｓｏか出力端子Ｔｏに供給されている。
この回路の遅延時間τは、ＣＭＯＳインバータ２のチャ
ネル幅、チャネル長、直列抵抗３の値ＲおよびＭＯＳキ
ャパシタ８の容量Ｃによって決定される。
ネル幅、チャネル長、直列抵抗３の値ＲおよびＭＯＳキ
ャパシタ８の容量Ｃによって決定される。
しかし、上述した従来のＣＭＯ３遅延回路の遅延時間は
、直列抵抗、ＭＯＳキャパシタおよびＣＭＯＳインバー
タによっである一定の決まった値となるので、回路設計
上微妙なタイミングが要求されて、遅延時間の調整が必
要になる場合に、調整が不可能であるという欠点があっ
た。
、直列抵抗、ＭＯＳキャパシタおよびＣＭＯＳインバー
タによっである一定の決まった値となるので、回路設計
上微妙なタイミングが要求されて、遅延時間の調整が必
要になる場合に、調整が不可能であるという欠点があっ
た。
本発明の目的は、簡単でしかも微妙な遅延時間の調整が
可能な遅延回路を提供することにある。
可能な遅延回路を提供することにある。
本発明のＣＭＯＳ遅延回路は、二つのＣＭＯＳインバー
タの間に直列抵抗とＭＯＳキャパシタの積分回路を有す
るＣＭＯＳ遅延回路において、前記ＭＯＳキャパシタが
複数の直列キャパシタからなり、かつそれぞれにトラン
スファーゲートを並列に設けて構成されている。
タの間に直列抵抗とＭＯＳキャパシタの積分回路を有す
るＣＭＯＳ遅延回路において、前記ＭＯＳキャパシタが
複数の直列キャパシタからなり、かつそれぞれにトラン
スファーゲートを並列に設けて構成されている。
第１図は本発明の一実施例の回路図である。
ＣＭＯＳ遅延回路は、積分回路７が第２図の積分回路７
ａの節点ＮとＭＯＳキャパシタ８との間に、ｎ個のトラ
ンスファーゲート４１〜４ｎをそれぞれ並列接続する各
容量値Ｃの直列キャパシタ５を挿入したことと異る点以
外は、従来の遅延回路と同一である。
ａの節点ＮとＭＯＳキャパシタ８との間に、ｎ個のトラ
ンスファーゲート４１〜４ｎをそれぞれ並列接続する各
容量値Ｃの直列キャパシタ５を挿入したことと異る点以
外は、従来の遅延回路と同一である。
以下に、ＣＭＯ３遅延回路の動作を具体的に説明する。
例えばトランスファーゲー１−４１ ・〜４．．のオン
抵抗値をすべて零、かつオフ抵抗値を実効的に大きくす
る。
抵抗値をすべて零、かつオフ抵抗値を実効的に大きくす
る。
全てのトランスファーゲート４１〜４ｎをオン状態にし
た場合、すなわち合成容量Ｃ０かＣの場合の遅延時間を
τ。とすれば、トランスファーゲートのうちのいずれか
１個だけをオフ状態にした場合の出力信号Ｓ。の入力信
号Ｓ、に対する遅延時間τ１は（τ２／２）となる。
た場合、すなわち合成容量Ｃ０かＣの場合の遅延時間を
τ。とすれば、トランスファーゲートのうちのいずれか
１個だけをオフ状態にした場合の出力信号Ｓ。の入力信
号Ｓ、に対する遅延時間τ１は（τ２／２）となる。
−・般に、ｎ個中ｉ個のトランスファーゲートをオフ状
態にしたときの合成容量ＣＴＩは第（１）式に、その時
の遅延時間τ１は第（２）式に表わすことができる。
態にしたときの合成容量ＣＴＩは第（１）式に、その時
の遅延時間τ１は第（２）式に表わすことができる。
ＣＴＩ−ＣＣ１／ （ｉ ＋ １． ） ］
・・・・ （Ｔ１τ 量 ＝Ｃ，−・ ｎ＝ｃＲ（１
／ （ｉ ＋ １） 〕−τｏ ／ （ｉ −１
−１）・・・・・ （２）従って、トランスファーゲー
ト フの数をゲートＧ Ｂ 、 Ｇ ｂの信号により制御し
て遅延時間をより微細ステップに調整できるという利点
がある。
・・・・ （Ｔ１τ 量 ＝Ｃ，−・ ｎ＝ｃＲ（１
／ （ｉ ＋ １） 〕−τｏ ／ （ｉ −１
−１）・・・・・ （２）従って、トランスファーゲー
ト フの数をゲートＧ Ｂ 、 Ｇ ｂの信号により制御し
て遅延時間をより微細ステップに調整できるという利点
がある。
なお、トランスファーゲートの各容量値がＣの値と異っ
て設定してもよい。
て設定してもよい。
以上説明したように本発明は、遅延時間を決める直列抵
抗とＭＯＳキャパシタ間に、それぞれ並列にトランスフ
ァーゲートのスイッチを有する直列キャパシタを挿入す
ることにより、遅延時間を要求される値の調整すること
が可能となる。
抗とＭＯＳキャパシタ間に、それぞれ並列にトランスフ
ァーゲートのスイッチを有する直列キャパシタを挿入す
ることにより、遅延時間を要求される値の調整すること
が可能となる。
さらに、それぞれの容量値をそれぞれ適切な異る値に設
定することにより、もっと微細な遅延時間の調整が可能
となる。
定することにより、もっと微細な遅延時間の調整が可能
となる。
シタ、８・・・ＭＯＳキャパシタ、９・・・ＣＭＯＳイ
ンバータ、Ｔ１・・・入力端子、Ｔｏ ・・出力端子。
ンバータ、Ｔ１・・・入力端子、Ｔｏ ・・出力端子。
Claims (1)
- 二つのＣＭＯＳインバータの間に直列抵抗とＭＯＳキ
ャパシタの積分回路を有するＣＭＯＳ遅延回路において
、前記ＭＯＳキャパシタが複数の直列キャパシタからな
り、かつそれぞれにトランスファーゲートを並列に設け
たことを特徴とするＣＭＯＳ遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10624289A JPH02284510A (ja) | 1989-04-25 | 1989-04-25 | Ｃｍｏｓ遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10624289A JPH02284510A (ja) | 1989-04-25 | 1989-04-25 | Ｃｍｏｓ遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02284510A true JPH02284510A (ja) | 1990-11-21 |
Family
ID=14428649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10624289A Pending JPH02284510A (ja) | 1989-04-25 | 1989-04-25 | Ｃｍｏｓ遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02284510A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8686796B2 (en) | 2011-04-19 | 2014-04-01 | Qualcomm Incorporated | RF power amplifiers with improved efficiency and output power |
| JP2015008486A (ja) * | 2007-11-27 | 2015-01-15 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 無線周波数集積回路におけるインダクタのチューニングのための方法及び装置 |
-
1989
- 1989-04-25 JP JP10624289A patent/JPH02284510A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015008486A (ja) * | 2007-11-27 | 2015-01-15 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 無線周波数集積回路におけるインダクタのチューニングのための方法及び装置 |
| US8686796B2 (en) | 2011-04-19 | 2014-04-01 | Qualcomm Incorporated | RF power amplifiers with improved efficiency and output power |
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