JPH02284510A - Cmos遅延回路 - Google Patents
Cmos遅延回路Info
- Publication number
- JPH02284510A JPH02284510A JP10624289A JP10624289A JPH02284510A JP H02284510 A JPH02284510 A JP H02284510A JP 10624289 A JP10624289 A JP 10624289A JP 10624289 A JP10624289 A JP 10624289A JP H02284510 A JPH02284510 A JP H02284510A
- Authority
- JP
- Japan
- Prior art keywords
- transfer gates
- delay time
- cmos
- circuit
- mos capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 20
- 230000010354 integration Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Pulse Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、CMO3遅延回路に関する。
MO8集積回路の遅延回路は、回路機能に要求されるタ
イミングを実現するものとして、一般にCMO3)ラン
ジスタとMOSキャパシタといっな遅延素子によって構
成されている。
イミングを実現するものとして、一般にCMO3)ラン
ジスタとMOSキャパシタといっな遅延素子によって構
成されている。
第2図は従来のCMOS遅延回路の一例の回路図である
。
。
CMOS遅延回路は、二つのCMOSインバータ2及び
9の間に積分回路7aを有している。
9の間に積分回路7aを有している。
入力信号Slを受ける入力端子T、を入力としたCMO
Sインバータ2の出力信号S2は直列抵抗3とMOSキ
ャパシタ8との節点Nを介して次段のCMOSインバー
タ9の入力に信号SNを入力しこのCMOSインバータ
9の出力信号Soか出力端子Toに供給されている。
Sインバータ2の出力信号S2は直列抵抗3とMOSキ
ャパシタ8との節点Nを介して次段のCMOSインバー
タ9の入力に信号SNを入力しこのCMOSインバータ
9の出力信号Soか出力端子Toに供給されている。
この回路の遅延時間τは、CMOSインバータ2のチャ
ネル幅、チャネル長、直列抵抗3の値RおよびMOSキ
ャパシタ8の容量Cによって決定される。
ネル幅、チャネル長、直列抵抗3の値RおよびMOSキ
ャパシタ8の容量Cによって決定される。
しかし、上述した従来のCMO3遅延回路の遅延時間は
、直列抵抗、MOSキャパシタおよびCMOSインバー
タによっである一定の決まった値となるので、回路設計
上微妙なタイミングが要求されて、遅延時間の調整が必
要になる場合に、調整が不可能であるという欠点があっ
た。
、直列抵抗、MOSキャパシタおよびCMOSインバー
タによっである一定の決まった値となるので、回路設計
上微妙なタイミングが要求されて、遅延時間の調整が必
要になる場合に、調整が不可能であるという欠点があっ
た。
本発明の目的は、簡単でしかも微妙な遅延時間の調整が
可能な遅延回路を提供することにある。
可能な遅延回路を提供することにある。
本発明のCMOS遅延回路は、二つのCMOSインバー
タの間に直列抵抗とMOSキャパシタの積分回路を有す
るCMOS遅延回路において、前記MOSキャパシタが
複数の直列キャパシタからなり、かつそれぞれにトラン
スファーゲートを並列に設けて構成されている。
タの間に直列抵抗とMOSキャパシタの積分回路を有す
るCMOS遅延回路において、前記MOSキャパシタが
複数の直列キャパシタからなり、かつそれぞれにトラン
スファーゲートを並列に設けて構成されている。
第1図は本発明の一実施例の回路図である。
CMOS遅延回路は、積分回路7が第2図の積分回路7
aの節点NとMOSキャパシタ8との間に、n個のトラ
ンスファーゲート41〜4nをそれぞれ並列接続する各
容量値Cの直列キャパシタ5を挿入したことと異る点以
外は、従来の遅延回路と同一である。
aの節点NとMOSキャパシタ8との間に、n個のトラ
ンスファーゲート41〜4nをそれぞれ並列接続する各
容量値Cの直列キャパシタ5を挿入したことと異る点以
外は、従来の遅延回路と同一である。
以下に、CMO3遅延回路の動作を具体的に説明する。
例えばトランスファーゲー1−41 ・〜4..のオン
抵抗値をすべて零、かつオフ抵抗値を実効的に大きくす
る。
抵抗値をすべて零、かつオフ抵抗値を実効的に大きくす
る。
全てのトランスファーゲート41〜4nをオン状態にし
た場合、すなわち合成容量C0かCの場合の遅延時間を
τ。とすれば、トランスファーゲートのうちのいずれか
1個だけをオフ状態にした場合の出力信号S。の入力信
号S、に対する遅延時間τ1は(τ2/2)となる。
た場合、すなわち合成容量C0かCの場合の遅延時間を
τ。とすれば、トランスファーゲートのうちのいずれか
1個だけをオフ状態にした場合の出力信号S。の入力信
号S、に対する遅延時間τ1は(τ2/2)となる。
−・般に、n個中i個のトランスファーゲートをオフ状
態にしたときの合成容量CTIは第(1)式に、その時
の遅延時間τ1は第(2)式に表わすことができる。
態にしたときの合成容量CTIは第(1)式に、その時
の遅延時間τ1は第(2)式に表わすことができる。
CTI−CC1/ (i + 1. ) ]
・・・・ (T1τ 量 =C,−・ n=cR(1
/ (i + 1) 〕−τo / (i −1
−1)・・・・・ (2)従って、トランスファーゲー
ト フの数をゲートG B 、 G bの信号により制御し
て遅延時間をより微細ステップに調整できるという利点
がある。
・・・・ (T1τ 量 =C,−・ n=cR(1
/ (i + 1) 〕−τo / (i −1
−1)・・・・・ (2)従って、トランスファーゲー
ト フの数をゲートG B 、 G bの信号により制御し
て遅延時間をより微細ステップに調整できるという利点
がある。
なお、トランスファーゲートの各容量値がCの値と異っ
て設定してもよい。
て設定してもよい。
以上説明したように本発明は、遅延時間を決める直列抵
抗とMOSキャパシタ間に、それぞれ並列にトランスフ
ァーゲートのスイッチを有する直列キャパシタを挿入す
ることにより、遅延時間を要求される値の調整すること
が可能となる。
抗とMOSキャパシタ間に、それぞれ並列にトランスフ
ァーゲートのスイッチを有する直列キャパシタを挿入す
ることにより、遅延時間を要求される値の調整すること
が可能となる。
さらに、それぞれの容量値をそれぞれ適切な異る値に設
定することにより、もっと微細な遅延時間の調整が可能
となる。
定することにより、もっと微細な遅延時間の調整が可能
となる。
シタ、8・・・MOSキャパシタ、9・・・CMOSイ
ンバータ、T1・・・入力端子、To ・・出力端子。
ンバータ、T1・・・入力端子、To ・・出力端子。
Claims (1)
- 二つのCMOSインバータの間に直列抵抗とMOSキ
ャパシタの積分回路を有するCMOS遅延回路において
、前記MOSキャパシタが複数の直列キャパシタからな
り、かつそれぞれにトランスファーゲートを並列に設け
たことを特徴とするCMOS遅延回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10624289A JPH02284510A (ja) | 1989-04-25 | 1989-04-25 | Cmos遅延回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10624289A JPH02284510A (ja) | 1989-04-25 | 1989-04-25 | Cmos遅延回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02284510A true JPH02284510A (ja) | 1990-11-21 |
Family
ID=14428649
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10624289A Pending JPH02284510A (ja) | 1989-04-25 | 1989-04-25 | Cmos遅延回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02284510A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8686796B2 (en) | 2011-04-19 | 2014-04-01 | Qualcomm Incorporated | RF power amplifiers with improved efficiency and output power |
JP2015008486A (ja) * | 2007-11-27 | 2015-01-15 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 無線周波数集積回路におけるインダクタのチューニングのための方法及び装置 |
-
1989
- 1989-04-25 JP JP10624289A patent/JPH02284510A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015008486A (ja) * | 2007-11-27 | 2015-01-15 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 無線周波数集積回路におけるインダクタのチューニングのための方法及び装置 |
US8686796B2 (en) | 2011-04-19 | 2014-04-01 | Qualcomm Incorporated | RF power amplifiers with improved efficiency and output power |
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