JPH08139593A - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPH08139593A JPH08139593A JP6280398A JP28039894A JPH08139593A JP H08139593 A JPH08139593 A JP H08139593A JP 6280398 A JP6280398 A JP 6280398A JP 28039894 A JP28039894 A JP 28039894A JP H08139593 A JPH08139593 A JP H08139593A
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- JP
- Japan
- Prior art keywords
- oscillator
- count number
- circuit
- counter
- outputted
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Abstract
(57)【要約】
【目的】ＣＲ発振器において、製品間の発振周波数のバ
ラツキを抑える為に行う発振周波数の調整を、内部もし
くは外部からの基準発振器の発振信号を用いて自動的に
行える。 【構成】ＣＲ発振器の出力をカウンタに取り込み、カウ
ンタの出力を選択回路に取り込み、オンさせるスイッチ
トランジスタの数を調節する。これにより、ＣＲ発振器
における容量値が調節され、自動的に発振周波数が調節
される。
ラツキを抑える為に行う発振周波数の調整を、内部もし
くは外部からの基準発振器の発振信号を用いて自動的に
行える。 【構成】ＣＲ発振器の出力をカウンタに取り込み、カウ
ンタの出力を選択回路に取り込み、オンさせるスイッチ
トランジスタの数を調節する。これにより、ＣＲ発振器
における容量値が調節され、自動的に発振周波数が調節
される。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＲ発振器の発振周波
数の調整方法に関する。
数の調整方法に関する。
【０００２】
【従来の技術】従来の周波数調整可能な発振器として
は、制御回路を介して、容量値を切り換えるＣＲ発振器
（特開昭６３−１１６５０５，特開昭６１−１１３３０
３）や、制御回路を介して、抵抗値を切り換えるＣＲ発
振器（特開平２−２７０４１７，実開平１−７０４１
０，特開昭２−２５８５１３，特開昭５６−４６３０
５）がある。代表として、特開昭３−１１６５０５，特
開昭６１−１１３３０３の２つを従来図とする。
は、制御回路を介して、容量値を切り換えるＣＲ発振器
（特開昭６３−１１６５０５，特開昭６１−１１３３０
３）や、制御回路を介して、抵抗値を切り換えるＣＲ発
振器（特開平２−２７０４１７，実開平１−７０４１
０，特開昭２−２５８５１３，特開昭５６−４６３０
５）がある。代表として、特開昭３−１１６５０５，特
開昭６１−１１３３０３の２つを従来図とする。
【０００３】図４は、特開昭６３−１１６５０５におけ
る、発振回路である。図中、１は発振制御用端子、２は
ゲート端子、３はドレイン端子、４はＮＡＮＤ回路、５
と６はインバータ、７はバッファ、８は出力端子、９は
基準とする内蔵容量３１０は内蔵抵抗、１１〜１４はＭ
ＯＳスイッチ、１５〜１８は位相変換用インバータ、１
９〜２２はＭＯＳスイッチにより切り換える内蔵容量、
２３，２４は選択端子、２５はデコーダ回路である。２
３と２４の選択端子のバイナリーコードによって、４つ
の状態が選択でき、それにより、１１〜１４のＭＯＳス
イッチを順に１つずつＯＮさせると、１９〜２２のＭＯ
Ｓ容量が選択できる。１９〜２２の容量値を、ある一定
値の間隔で大きくなるように設定しておけば、全体の容
量は段階的に変化し、それにより、発振周波数（ｆｏｓ
ｃ）は、ｆｏｓｃα１／（ＣＲ）から、発振周波数も段
階的に変化し、周波数調整が可能となる。
る、発振回路である。図中、１は発振制御用端子、２は
ゲート端子、３はドレイン端子、４はＮＡＮＤ回路、５
と６はインバータ、７はバッファ、８は出力端子、９は
基準とする内蔵容量３１０は内蔵抵抗、１１〜１４はＭ
ＯＳスイッチ、１５〜１８は位相変換用インバータ、１
９〜２２はＭＯＳスイッチにより切り換える内蔵容量、
２３，２４は選択端子、２５はデコーダ回路である。２
３と２４の選択端子のバイナリーコードによって、４つ
の状態が選択でき、それにより、１１〜１４のＭＯＳス
イッチを順に１つずつＯＮさせると、１９〜２２のＭＯ
Ｓ容量が選択できる。１９〜２２の容量値を、ある一定
値の間隔で大きくなるように設定しておけば、全体の容
量は段階的に変化し、それにより、発振周波数（ｆｏｓ
ｃ）は、ｆｏｓｃα１／（ＣＲ）から、発振周波数も段
階的に変化し、周波数調整が可能となる。
【０００４】図５は、特開昭６１−１１３３０３におけ
る発振回路である。図中、１，２はインバータ、３〜Ｎ
はトランスファゲート、Ｃ３〜ＣＮは容量、６は制御回
路、Ｒは抵抗である。この回路では、外部から信号６ａ
が制御回路６に入力され、適宜容量Ｃ３〜ＣＮの接続が
決まり、発振周波数が調整される。
る発振回路である。図中、１，２はインバータ、３〜Ｎ
はトランスファゲート、Ｃ３〜ＣＮは容量、６は制御回
路、Ｒは抵抗である。この回路では、外部から信号６ａ
が制御回路６に入力され、適宜容量Ｃ３〜ＣＮの接続が
決まり、発振周波数が調整される。
【０００５】
【発明が解決しようとする課題】前述の従来技術では、
図示しなかったその他の公知例も含め、容量や抵抗など
の素子のばらつきによる、発振周波数のばらつきを抑え
る為には、外部端子から制御信号を得てその発振周波数
を調整するため個々のＣＲ発振器の調整に工数を必要と
した。もし従来技術における容量や抵抗の切り換えを自
動的に行う事ができれば、工程数の大幅な短縮につなが
る。
図示しなかったその他の公知例も含め、容量や抵抗など
の素子のばらつきによる、発振周波数のばらつきを抑え
る為には、外部端子から制御信号を得てその発振周波数
を調整するため個々のＣＲ発振器の調整に工数を必要と
した。もし従来技術における容量や抵抗の切り換えを自
動的に行う事ができれば、工程数の大幅な短縮につなが
る。
【０００６】
【課題を解決するための手段】本発明の発振回路は、Ｃ
Ｒ発振器の出力信号の周波数を接地するカウンタと、こ
のカウンタのカウント数を判定する判定回路と、この判
定回路の判定回路の結果によりカウント数を増減させる
アップダウンカウンタと、このアップダウンカウンタの
出力をデコードするデコーダ回路と、このデコーダ回路
の出力信号によりＣＲ新規発振器の発振周波数を制御す
る手段とを備えている。
Ｒ発振器の出力信号の周波数を接地するカウンタと、こ
のカウンタのカウント数を判定する判定回路と、この判
定回路の判定回路の結果によりカウント数を増減させる
アップダウンカウンタと、このアップダウンカウンタの
出力をデコードするデコーダ回路と、このデコーダ回路
の出力信号によりＣＲ新規発振器の発振周波数を制御す
る手段とを備えている。
【０００７】
【実施例】図１は本発明の第１の実施例における、ＣＲ
発振器の回路図である。図中１〜６はスイッチトランジ
スタ、Ｃ１〜Ｃ６は容量である。動作説明を図１，３を
使って行う。まず、ＣＲ発振器５０の出力を基準発振器
５１の出力がカンウンタ５２に入力される。この時、カ
ウンタ５２は、基準発振器５１の出力が‘１’のとき
（図３において、ｔ１，ｔ２の間）、ＣＲ発振器５０の
出力が‘１’になる回数をカウントし、基準発振器５１
の出力が‘０’の間、そのカウント数が出力されるもの
とする。
発振器の回路図である。図中１〜６はスイッチトランジ
スタ、Ｃ１〜Ｃ６は容量である。動作説明を図１，３を
使って行う。まず、ＣＲ発振器５０の出力を基準発振器
５１の出力がカンウンタ５２に入力される。この時、カ
ウンタ５２は、基準発振器５１の出力が‘１’のとき
（図３において、ｔ１，ｔ２の間）、ＣＲ発振器５０の
出力が‘１’になる回数をカウントし、基準発振器５１
の出力が‘０’の間、そのカウント数が出力されるもの
とする。
【０００８】出力されたカウント数は判定回路５３に入
力され、カウント数がある一定値以上であれば、‘１’
の信号が出力され、ある一定値未満であれば、‘０’の
信号が出力される。そして、この出力信号は、アップダ
ウンカウンタ５４に入力され、信号が‘１’であれば、
それまでにアップダンウンカウンタ５４から出力されて
いたカウント数をアップし逆に信号が‘０’であれば、
カウント数をダウンして出力される。さらにアップダウ
ンカウンタ５４からの出力信号は、デコーダ５５に入力
され、アップダウンカウンタ５４より出力されたカウン
ト数がアップすれば、オンするスイッチトランジスタ１
〜６の数が１個ふえ、ＣＲ発振器５０において全容量値
がふえるので必然的に出力される発信周波数は小さくな
る。逆にカウント数がダウンすれば、オンするスイッチ
トランジスタの数が１個ダウンされ、同様の手順を経
て、出力される発振周波数は大きくなる。
力され、カウント数がある一定値以上であれば、‘１’
の信号が出力され、ある一定値未満であれば、‘０’の
信号が出力される。そして、この出力信号は、アップダ
ウンカウンタ５４に入力され、信号が‘１’であれば、
それまでにアップダンウンカウンタ５４から出力されて
いたカウント数をアップし逆に信号が‘０’であれば、
カウント数をダウンして出力される。さらにアップダウ
ンカウンタ５４からの出力信号は、デコーダ５５に入力
され、アップダウンカウンタ５４より出力されたカウン
ト数がアップすれば、オンするスイッチトランジスタ１
〜６の数が１個ふえ、ＣＲ発振器５０において全容量値
がふえるので必然的に出力される発信周波数は小さくな
る。逆にカウント数がダウンすれば、オンするスイッチ
トランジスタの数が１個ダウンされ、同様の手順を経
て、出力される発振周波数は大きくなる。
【０００９】以上の手順を繰り返す事により、発振周波
数は、内部の別の基準発振器により自動的に目的の値に
安定する。
数は、内部の別の基準発振器により自動的に目的の値に
安定する。
【００１０】図２は、本発明の第２の実施例における、
ＣＲ発振器の回路図である。第１の実施例との相違点
は、基準発振器として、外付の水晶発振器６０を用いて
いる点である。従ってＣＲ発振器５０としての働きは第
１の実施例と同様である。ただし、水晶発振器６０の周
波数は非常に正確であるので、第１の実施例と比べて、
よりきめ細い調整が可能になる。
ＣＲ発振器の回路図である。第１の実施例との相違点
は、基準発振器として、外付の水晶発振器６０を用いて
いる点である。従ってＣＲ発振器５０としての働きは第
１の実施例と同様である。ただし、水晶発振器６０の周
波数は非常に正確であるので、第１の実施例と比べて、
よりきめ細い調整が可能になる。
【００１１】
【発明の効果】以上述べたように、本発明によれば、外
部からの調整を必要とせず、内部もしくは外部からの基
準発振器の発振信号により自動的に発振回路の発振周波
数を調整し安定化することができる。
部からの調整を必要とせず、内部もしくは外部からの基
準発振器の発振信号により自動的に発振回路の発振周波
数を調整し安定化することができる。
【図１】本発明の第１の実施例の回路図。
【図２】本発明の第２の実施例の回路図。
【図３】図１の回路のタイミングチャート。
【図４】従来の発振回路図。
【図５】従来の発振回路図。
１０ ＣＲ発振器 １２ カウンタ １３ 判定回路 ５４ アップダウンカウンタ ５５ デコーダ
Claims (2)
- 【請求項１】 発振器と、この発振器の発振信号の周波
数を所定の基準信号にもとづき設計するカウンタと、前
記カウンタの設計値を判定する判定回路と、前記判定回
路の判定結果によりその内容が増減されるアップダウン
カウンタと、前記アップダウンカウンタの出力をデコー
ドするデコーダ回路と、前記デコード回路の出力信号に
より前記発振器の発振周波数を制御する制御手段とを備
えたことを特徴とする発振回路。 - 【請求項２】 前記発振器は抵抗およびコンデンサを有
するＣＲ発振器であり、前記制御手段は前記抵抗および
コンデンサの少なくとも一方の値を制御する請求項２記
載の発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6280398A JPH08139593A (ja) | 1994-11-15 | 1994-11-15 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6280398A JPH08139593A (ja) | 1994-11-15 | 1994-11-15 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08139593A true JPH08139593A (ja) | 1996-05-31 |
Family
ID=17624478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6280398A Pending JPH08139593A (ja) | 1994-11-15 | 1994-11-15 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08139593A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6366161B1 (en) | 1997-12-15 | 2002-04-02 | Nec Corporation | Active filter circuit |
| JP2008160798A (ja) * | 2006-12-21 | 2008-07-10 | Holtek Semiconductor Inc | 抵抗・容量可変ｒｃ発振器 |
| JP2008172786A (ja) * | 2007-01-10 | 2008-07-24 | Siemens Audiologische Technik Gmbh | 自動式の自己トリミングを有する聴取装置及び対応する方法 |
| JP2012088979A (ja) * | 2010-10-21 | 2012-05-10 | Casio Comput Co Ltd | 電子機器およびクロック補正方法 |
| US9134752B2 (en) | 2011-12-01 | 2015-09-15 | Lapis Semiconductor Co., Ltd. | Time measurement device, micro-controller and method of measuring time |
| JP2016530799A (ja) * | 2013-07-30 | 2016-09-29 | 浙江大学 | 耐プロセス変動の自己校正オンチップ発振器 |
| JP2020167527A (ja) * | 2019-03-29 | 2020-10-08 | ローム株式会社 | 発振回路、半導体装置、オシレータｉｃ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62140517A (ja) * | 1985-12-16 | 1987-06-24 | Hitachi Ltd | Ｐｌｌ回路 |
| JPS6486715A (en) * | 1987-09-29 | 1989-03-31 | Toshiba Corp | Automatic frequency control circuit |
-
1994
- 1994-11-15 JP JP6280398A patent/JPH08139593A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62140517A (ja) * | 1985-12-16 | 1987-06-24 | Hitachi Ltd | Ｐｌｌ回路 |
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| JP2008172786A (ja) * | 2007-01-10 | 2008-07-24 | Siemens Audiologische Technik Gmbh | 自動式の自己トリミングを有する聴取装置及び対応する方法 |
| JP2012088979A (ja) * | 2010-10-21 | 2012-05-10 | Casio Comput Co Ltd | 電子機器およびクロック補正方法 |
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| JP2016530799A (ja) * | 2013-07-30 | 2016-09-29 | 浙江大学 | 耐プロセス変動の自己校正オンチップ発振器 |
| JP2020167527A (ja) * | 2019-03-29 | 2020-10-08 | ローム株式会社 | 発振回路、半導体装置、オシレータｉｃ |
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| JPH06188699A (ja) | 遅延回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970204 |