JPS62140517A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPS62140517A JPS62140517A JP60281138A JP28113885A JPS62140517A JP S62140517 A JPS62140517 A JP S62140517A JP 60281138 A JP60281138 A JP 60281138A JP 28113885 A JP28113885 A JP 28113885A JP S62140517 A JPS62140517 A JP S62140517A
- Authority
- JP
- Japan
- Prior art keywords
- capacity
- circuit
- oscillator
- phase
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ＩＣ化可能としてジッタ少なく、シかも高安
定にして動作可とされたＰＬＬ回路に関するものである
。
定にして動作可とされたＰＬＬ回路に関するものである
。
一般にディジタルＰＬＬ回路は、温度、素子のばらつき
の影響を受けにくく、したがって、安定性が高くまた、
ＩＣ化し易いという利点を有している反面、高周波の原
振を必要とし比較的ジッタが大きいという不具合がある
。これに対しアナログＰＬＬ回路はそれほど高周波の原
振を必要としなくジッタが小さいという利点を有してい
る反面。
の影響を受けにくく、したがって、安定性が高くまた、
ＩＣ化し易いという利点を有している反面、高周波の原
振を必要とし比較的ジッタが大きいという不具合がある
。これに対しアナログＰＬＬ回路はそれほど高周波の原
振を必要としなくジッタが小さいという利点を有してい
る反面。
温度や素子のばらつきの影響を受は易くそのＩＣ化が困
難となっているのが実状である。
難となっているのが実状である。
なお、ＰＬＬ回路についての文献としては１例えばｒＰ
ＬＬ−ＩＣの使い方」 （電子科学シリーズ７０、産報
出版（株）発行）が挙げられる。
ＬＬ−ＩＣの使い方」 （電子科学シリーズ７０、産報
出版（株）発行）が挙げられる。
本発明の目的は、ディジタルＰＬＬ回路、アナログＰＬ
Ｌ回路各々の長所、即ち、ジッタ小さくしてＩＣ化が容
易であって、しかも高安定動作が可能とされたＰＬＬ回
路を供するにある。
Ｌ回路各々の長所、即ち、ジッタ小さくしてＩＣ化が容
易であって、しかも高安定動作が可能とされたＰＬＬ回
路を供するにある。
この目的のため本発明は、位相比較器からの位相比較情
報をアップダウンカウンタを用いたループフィルタによ
り濾波し、濾波された位相信号により発振用容量をステ
ップ状に可変制御するようになしたものである。このよ
うに構成する場合は。
報をアップダウンカウンタを用いたループフィルタによ
り濾波し、濾波された位相信号により発振用容量をステ
ップ状に可変制御するようになしたものである。このよ
うに構成する場合は。
水晶振動子など、一部を除いては全てＩＣ化、が可能と
なるものである。
なるものである。
以下、本発明を添付された図により説明する。
図は本発明によるＰＬＬ回路の一例での構成を示したも
のである。
のである。
これによると入力信号ａと基準クロックｂどの位相差を
検出する位相比較器１からは位相進み。
検出する位相比較器１からは位相進み。
位相遅れに対応して単一のパルス信号ＬＡＧ、ＬＥＡＤ
としての位相比較情報がアップダウンカウンタ２に出力
されるようになっている。位相比較情報にもとづいては
アップダウンカウンタ２で容量付加・除去のための制御
信号が作成されるが、この制御信号にもとづき容量制御
回路３は可変容量回路４におけるスイッチ群をＯＮ、Ｏ
ＦＦ制御するところとなるものである。この場合可変容
量回路４はＯＦＦの状態に初期設定されたＮ個のスイッ
チを有するコンデンサブロック４Ａと、ＯＮの状態に初
期設定されたＭ個のスイッチを有するコンデンサブロッ
ク４Ｂとから構成されているが、容量制御回路３からの
信号により容量を増加させる場合はブロック４Ａにおけ
るスイッチが容量増加分だけＯＮされる一方、容量を減
少させる場合にはブロック４Ｂにおけるスイッチが容量
減少分だけＯＦＦされるようになっているものである。
としての位相比較情報がアップダウンカウンタ２に出力
されるようになっている。位相比較情報にもとづいては
アップダウンカウンタ２で容量付加・除去のための制御
信号が作成されるが、この制御信号にもとづき容量制御
回路３は可変容量回路４におけるスイッチ群をＯＮ、Ｏ
ＦＦ制御するところとなるものである。この場合可変容
量回路４はＯＦＦの状態に初期設定されたＮ個のスイッ
チを有するコンデンサブロック４Ａと、ＯＮの状態に初
期設定されたＭ個のスイッチを有するコンデンサブロッ
ク４Ｂとから構成されているが、容量制御回路３からの
信号により容量を増加させる場合はブロック４Ａにおけ
るスイッチが容量増加分だけＯＮされる一方、容量を減
少させる場合にはブロック４Ｂにおけるスイッチが容量
減少分だけＯＦＦされるようになっているものである。
この容量変化に伴い水晶振動子を用いた発振器５では発
振周波数が変化され、発振器５の出力はまた分周器６を
介し位相比較器１に基準クロックｂとして与えられると
ころとなるものである。
振周波数が変化され、発振器５の出力はまた分周器６を
介し位相比較器１に基準クロックｂとして与えられると
ころとなるものである。
ところで、通常発振素子に水晶振動子を用いた場合、全
容量Ｃの変化に対する周波数変化量Δｆは１１００ｐｐ
程度となるため、制御される単位としてのコンデンサの
容量をΔＣとしてΔＣ＜＜Ｃとなるように上記Ｎ、Ｍの
値を選ぶとすれば、ΔＣに対するΔｆは数ＰＰ０Ｉ以下
にし得る。これにより発振器出力のジッタをディジタル
ＰＬＬ回路に比し１／１００〜１／１０００程度に抑え
ることが可能となるものである。なお、Ｃ＝ΣΔＣであ
る。
容量Ｃの変化に対する周波数変化量Δｆは１１００ｐｐ
程度となるため、制御される単位としてのコンデンサの
容量をΔＣとしてΔＣ＜＜Ｃとなるように上記Ｎ、Ｍの
値を選ぶとすれば、ΔＣに対するΔｆは数ＰＰ０Ｉ以下
にし得る。これにより発振器出力のジッタをディジタル
ＰＬＬ回路に比し１／１００〜１／１０００程度に抑え
ることが可能となるものである。なお、Ｃ＝ΣΔＣであ
る。
以上説明したように本発明による場合は、ジッタ小さく
してＩＣ化が容易であって、しかも高安定動作が可能と
されたＰＬＬ回路が得られるという効果がある。
してＩＣ化が容易であって、しかも高安定動作が可能と
されたＰＬＬ回路が得られるという効果がある。
図は、本発明によるＰＬＬ回路の一例での構成を示す図
である。 １・・・位相比較器、２・・・アップダウンカウンタ、
３・・・容量制御回路、４・・・可変容量回路、５・・
・発振器、６・・・分局器。
である。 １・・・位相比較器、２・・・アップダウンカウンタ、
３・・・容量制御回路、４・・・可変容量回路、５・・
・発振器、６・・・分局器。
Claims (1)
- 入力信号と、直接、あるいは分周器を介された発振器の
出力であるクロック信号との位相比較結果に応じて、上
記発振器の一部を構成してなる発振用容量をステップ状
に可変制御する手段を設けたことを特徴とするＰＬＬ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60281138A JPS62140517A (ja) | 1985-12-16 | 1985-12-16 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60281138A JPS62140517A (ja) | 1985-12-16 | 1985-12-16 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62140517A true JPS62140517A (ja) | 1987-06-24 |
Family
ID=17634893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60281138A Pending JPS62140517A (ja) | 1985-12-16 | 1985-12-16 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62140517A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04361409A (ja) * | 1991-06-10 | 1992-12-15 | Nec Ic Microcomput Syst Ltd | Ｆｍ復調器 |
| JPH08139593A (ja) * | 1994-11-15 | 1996-05-31 | Nec Corp | 発振回路 |
-
1985
- 1985-12-16 JP JP60281138A patent/JPS62140517A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04361409A (ja) * | 1991-06-10 | 1992-12-15 | Nec Ic Microcomput Syst Ltd | Ｆｍ復調器 |
| JPH08139593A (ja) * | 1994-11-15 | 1996-05-31 | Nec Corp | 発振回路 |
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