JPH0340292A - 半導体出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体出力回路に関し、特に、出力信号の出
力波形を改良した半導体出力回路に関するものである。

〔従来の技術〕

半導体メモリ素子の高速化が進むに従い、半導体メモリ
素子に制御信号、アトＬ／ス信号等を供給する駆動回路
にも回路遅延時間の短いものが要求されている。

一般的に、半導体メモリ素子を用いた半導体メモリ装置
では、１つの駆動回路で数１０個の半導体メモリ素子を
駆動するので、その負荷容量は数１００ＰＦになる。こ
のため、駆動回路は出力トランジスタの駆動能力を高く
して、出力が高レベルから低レベル、あるいは低レベル
から高レベルに遷移するとき、負荷容量を充放電する時
間を短くして５出力波形の立上がりまたは立下がりが急
峻になるようにしている。このような出力回路の例とし
て、例えば、特公昭６１−５３７９９号公報に記載され
た半導体装置の出力回路が挙げられる。この公報におい
ては、主に出力波形の立上がり、立下がりを急峻にした
場合の瞬時大電流による電源線や接続線の電位変動の問
題について論じている。

ところで、前述のように、数１０個の半導体メモリ素子
を用いた半導体メモリ装置では、数１０個の半導体メモ
リ素子の各々を接続するプリント基板上の配線長が長く
なり、立上がり／立下がりが急峻な波形で駆動した場合
には、各々の半導体メモリ素子を接続した配線は、分布
定数回路に見える。このため、駆動信号の波形にオーバ
ーシュート／アンダーシュートが発生し、半導体メモリ
素子の動作余裕度を狭め、さらには誤動作に至るという
問題がある。

このような問題を除去する方法としては、−膜内には、
駆動回路の出力端子に直列に数１０オームのダンピング
抵抗を接続し、駆動波形の立上がり、立下がりを緩慢に
してオーバーシュート／アンダーシュートを低減する。

〔発明が解決しようとする課題〕

ところで、上述のように、各々の半導体メモリ素子を接
続した配線の配線長が長くなり、配線が分布定数回路に
見え、立上がり／立下がりが急峻な波形で駆動した場合
には、駆動信号の波形にオーバーシュート／アンダーシ
ュートが発生する問題に対しては、駆動回路の出力端子
に直列にダンピング抵抗が接続するようにしているが、
このダンピング抵抗の接続は、駆動信号波形の立上がり
／立下がりが緩慢になるとともに、遅延時間が増大する
ので、したがって、半導体メモリ装置の性能が低下する
という問題がある。

また、ダンピング抵抗を必要とするため、半導体メモリ
装置の部品点数が増大するという問題がある。

本発明は、前記問題点を解決するためになされたもので
ある。

本発明の目的は、遅延時間が短く、且つ、出力波形のオ
ーバーシュート、アンダーシュートを低減した使い勝手
の良い半導体出力回路を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

上記目的を達成するために、本発明においては、電源線
と接地線の間に直列に接続された複数のトランジスタか
ら構成され、各々のトランジスタの制御端子に入力信号
を与え、駆動出力信号を出力する半導体出力回路におい
て、駆動出力信号の出力波形の遷移期間に、各々のトラ
ンジスタの駆動能力を可変とする制御回路を備えること
を特徴とする。

〔作用〕

前述した手段によれば、半導体出力回路を構成する複数
のトランジスタの各々の制御端子に与える入力信号を制
御し、出力波形の遷移期間における各トランジスタの駆
動能力を可変とする制御回路が備えられる。

例えば、電源線と接地線の間に直列に接続された第１の
トランジスタおよび第２のトランジスタと、制御端子以
外の端子が該第１のトランジスタと並列に接続された第
３のトランジスタと、制御端子以外の端子が第２のトラ
ンジスタと並列に接続された第４のトランジスタと、第
１のトランジスタおよび第２のトランジスタの接続点が
出力端子に接続されて構成される半導体出力回路におい
ては、第１のトランジスタ乃至第４のトランジスタの各
々の制御端子に制御信号を印加し、出力波形の遷移期間
の駆動能力を可変とする制御回路が備えられる。制御回
路は、例えば、出力波形の遷移期間を３つの期間に分け
、各々の遷移期間の駆動能力を可変とする制御を行う。

すなわち、具体的には例えば、出力の立上がり遷移にお
いて、その第１期間は第１のトランジスタをオンとし、
第２期間は第１の・トランジスタおよび第３のトランジ
スタをオンとし、また、第３期間は第１のトランジスタ
をオンとする。出力の立下がり遷移においては、その第
１期間は第２のトランジスタをオンとし、第２期間は第
２のトランジスタおよび第４のトランジスタをオンとし
、また、第３期間は第２のトランジスタをオンする。

このように、各々の遷移期間の出力回路の駆動能力を可
変とする制御を行うことにより、出力波形の立上がり／
立下がりが急峻に変化する振幅を、駆動能力の制御で制
限し、オーバーシュート／アンダーシュートを低減する
ことができる。したがって、出力波形のオーバーシュー
ト／アンダーシュートを低減した高速な半導体出力回路
を実現することが可能となる。

〔実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

なお、実施例を説明するための全図において、同一要素
のものは同一符号を付け、その繰り返しの説明は省略す
る。

第１図は、本発明の一実施例にかかる半導体出力回路を
示す回路図であり、第２図は、第１図の半導体出力回路
の動作を示す波形図である。

第１図において、トランジスタＴｌおよびトランジスタ
Ｔ２は、電源線ｖＣＣと接地線ＧＮＤの間に直列に接続
され、トランジスタＴ１とトランジスタＴ２の接続点が
出力端子ＯＵＴに接続されている。トランジスタＴｌお
よびトランジスタＴ２には、それぞれ、トランジスタＴ
３およびトランジスタＴ４が並列に接続される。この出
力回路には、入力信号Ｄｉおよび入力信号Ｄｘが入力さ
れる。入力信号Ｄｉは制御回路１を介して入力され、ま
た、入力信号Ｄｉは制御回路２を介して入力される。

次に、制御回路１および制御回路２の構成を説明する。

制御回路１に接続された入力信号Ｄｉはインバータ１０
の入力端子とアンドゲート１２の一方の入力端子に接続
されるとともに、トランジスタＴ１の制御端子（ゲート
）に接続される。インバータ１０の出力信号は遅延回路
１１に接続され、遅延回路１１の出力信号がアンドゲー
ト１２の他方の入力端子に接続される。アンドゲート１
２の出力信号は遅延回路１３に接続され、遅延回路１３
の出力信号がトランジスタＴ３のゲートに接続される。

制御回路２の内部構成は制御回路１と同様であり、イン
ガータ１０．遅延回路１１．アンドゲート１２．および
遅延回路１３から構成される。入力信号ＤＩはトランジ
スタ２のゲート、インバータ１０の入力端子およびアン
ドゲート１２の入力端子に接続される。トランジスタＴ
４のゲートには制御回路２内の遅延回路１３の出力信号
が接続される。

次に、このように構成された半導体出力回路の動作を、
第２図を参照して説明する。第２図に示すように、入力
信号Ｄｉおよび入力信号ｉ丁は、互いに相補的な関係に
あり、入力信号Ｄｉが低レベルのときは入力信号Ｄｉは
高レベルとなっている。入力信号Ｄｉが低レベルから高
レベルに、また、入力信号ＤＩが高レベルから低レベル
に遷移したとき、トランジスタＴ２はオンからオフ状態
に、トランジスタＴ１がオフからオン状態になる。

このとき、出力信号ＯＵＴは、第２図に示すように、そ
の信号波形は、低レベルから高レベルに立上がりを開始
する（ｔ□期間）。次に、制御回路１内のインバータ１
０．遅延回路１１．アンドゲート１２で構成される論理
微分回路により生成された信号が遅延回路１３を通過し
てトランジスタＴ３のゲートに印加される（ｔｚ期間）
。このｔ２期間ではトランジスタＴ１およびトランジス
タＴ３の両方がオンするため駆動能力が高くなり、した
がって、波形の立上がりが急峻になる０次に、ｔ□期間
ではトランジスタＴ３がオフするため、ｔ□期間と同じ
く立上がりが緩慢になる。

入力信号Ｄｉが高レベルから低レベルに、入力信号ＤＩ
が低レベルから高レベルに遷移したとき、出力信号ＯＵ
Ｔは高レベルから低レベルに遷移する。この場合も、前
述の出力波形の立上がり時の動作と同様にして、立下が
り遷移開始からｔ４期間はトランジスタＴ２がオンとな
り、引続＜１゜期間はトランジスタＴ２およびトランジ
スタＴ４がオンとなり、次のｔ６期間ではトランジスタ
Ｔ４がオフして、トランジスタＴ２だけがオンするため
、図示するような出力信号ＯＵＴの波形となる。第２図
の出力波形ＯＵＴの波形においては、波形の立上がり／
立下がりの遷移期間中に、トランジスタＴ２またはトラ
ンジスタＴ４だけがオンした場合に波形を破線で併わせ
で示しである。この破線の波形に比べて、本実施例によ
る実線の波形は、立上がり時間または立下がり時間が短
く、かつ、遷移期間の最終段階の波形が緩慢であるため
、オーバーシュート／アンダーシュートが低減されてい
ることが容易に理解される。なお、トランジスタＴｌ〜
トランジスタＴ４は、当該半導体出力回路を作成する際
に、そのＷ／Ｌ　（Ｗはチャネル幅、Ｌはチャネル長）
を適正な値に設定することにより、出力波形の傾きを所
望の値に制御することができる。

このように、本実施例の半導体出力回路によれば、出力
波形の立上がり／立下がりが急峻であり、かつ、オーバ
ーシュート／アンダーシュートを低減した高速な半導体
出力回路を実現できる。

次に、本発明の他の実施例および変形例について説明す
る。

第３図は、第１図の実施例の半導体出力回路において制
御回路の一部を変更した場合の出力波形の変化を示す図
である。すなわち、第工図の半導体出力回路において、
制御回路１および制御回路２内の遅延回路１３を削除し
た場合の出力信号ＯＵＴの波形を示している。この場合
には、出力の立上がり遷移（立下がり遷移）の最初に、
トランジスタＴｌおよびトランジスタＴ３（トランジス
タＴ２およびトランジスタＴ４）の両方をオンとし、必
要な電圧レベルまで速く遷移させ、その後トランジスタ
Ｔ２またはトランジスタＴ４（トランジスタＴ１または
トランジスタＴ３）をオフとし、出力波形の立上がり（
立下がり）を緩慢にする。

この実施例の場合にも、トランジスタＴ１〜トランジス
タＴ４のＷ／Ｌを適正な値に設定することにより出力波
形の傾きを所望の値に制御し、オーバーシュート／アン
ダーシュートを低減することができる。

第４ａ図および第４ｂ図は、それぞれ本実施例の半導体
出力回路を適用する半導体メモリ装置の回路構成の一例
を示すブロック図および等倍回路図である。この回路例
では、複数個の半導体メモリ素子３１が、半導体出力回
路で構成される駆動回路３０から導出された一本の駆動
信号線３２に並列接続されている例を示している。第４
ａ図に示す実際の接続状態の回路図は、それぞれの半導
体メモリ素子３１を駆動する負荷駆動の動作から見れば
、第４ｂ図に示すような等倍回路となる。すなわち、等
倍回路は、複数のインダクタンス分Ｌｉおよび複数の負
荷容量分Ｃｉからなる分布定数回路と等価なものとなる
。１本の駆動信号線３２に数１０個の半導体メモリ素子
３１が接続されると、その負荷容量は数１００ＰＦに達
する８本実施例の半導体出力回路で構成される駆動回路
３０は、高速であり、オーバーシュート／アンダーシュ
ートを低減されているので、駆動回路３０から導出され
る駆動信号線３２の最遠端にも、特に、終端抵抗が設け
られておらず、開放端となっている。

第５図は、本発明の他の実施例にかかる半導体出力回路
の構成を示す回路ブロック図である。第５図において、
第１図の回路図と同一要素のものは同一符号を付して示
す、また、制御回路３と制御回路４は同一構成であるの
で、制御回路４の詳細は省略している。

第５図の半導体出力回路と第１図の半導体出力回路との
相異は、トランジスタＴ３およびトランジスタＴ４を削
除し、トランジスタＴ１およびトランジスタＴ２だけで
出力回路を構成している。

このため、出力波形の遷移期間には、トランジスタＴ１
およびトランジスタＴ２のゲート電位を複数レベルに変
化させて駆動能力を変化させている。

これにより、駆動能力を可変可能としている。−膜内に
、ＭＯＳトランジスタは、ゲート電位を高くすることに
より相互コンダクタンスｇｍが大きくなり、したがって
流すことのできる電流が大きくなる。大電流を流すこと
より、負荷容量の充放電時間を短くすることができ、し
たがって、出力の立上がり、立下がり時間を短くするこ
とができる。

第５図において、制御回路３（制御回路４）内の遅延回
路１３の出力信号はコンデンサ１４の一方の電極に接続
され、コンデンサ１４の他方の電極はトランジスタＴ１
のゲートに接続される。インバータ１５およびインバー
タ１６は、入力信号Ｄｉと転送トランジスタＴ５の間に
直列に接続され、トランジスタＴ５の出力がトランジス
タＴ１のゲートに接続される。また、トランジスタＴ６
が、トランジスタＴ１のゲートと接地線ＧＮＤの間に接
続され、トランジスタＴ１のゲートには、インバータ１
５の出力信号が接続される。トランジスタＴ２を駆動す
る入力信号ＴｆＴ’に対して、トランジスタＴ２の駆動
能力を制御する制御回路４も同様な構成となる。

第６図は、第５図の半導体出力回路の動作を示す波形図
である。

次に、第５図の半導体出力回路の動作について第６図を
参照して説明する。入力信号Ｄｉが低レベルから高レベ
ルに、入力信号丁丁が高レベルから低レベルに遷移した
とき、トランジスタＴｌのゲート電位はインバータ１５
．インバータ１６および転送トランジスタＴ５を経由し
て高レベルとなり、オフ状態からオン状態に変る。トラ
ンジスタＴ２も同様にして、入力信号百Ｔが低レベルに
なることにより、オン状態からオフ状態に変る。トラン
ジスタＴ１がオンした後、インバータ１０．遅延回路１
１．およびアンドゲート１２により構成される論理微分
回路で生成された信号が、遅延回路１３を経由してコン
デンサ１４の一方の電極を低レベルから高レベルにする
ため、コンデンサ１４の他方の電極は高レベルから更に
上昇する。すなわち、トランジスタＴ１のゲート電極は
高レベルから更に上昇する。このようにして、トランジ
スタＴ１の流すことのできる電流が大きくなり、したが
って出力信号ＯＵＴの波形の立上がりが急峻になる。次
に、論理微分回路の出力（アンドゲート１２からの出力
）が高レベルから低レベルになると５　トランジスタＴ
１のゲート電位は元の高レベルに戻り、出力信号ＯＵＴ
の波形の立上がりは緩慢になる。

入力信号Ｄｉが高レベルから低レベルに、入力信号百Ｔ
が低レベル高レベルに遷移したとき出力信号ＯＵＴは高
レベルから低レベルに遷移する。

この場合も前述した出力立上がり時と同様な動作により
第５図に示したような出力波形となる。

以上、説明したように第５図の他の実施例においても第
１図の実施例と同様に、高速で、かつ、オーバーシュー
ト／アンダーシュートを低減した半導体出力回路を実現
することができる。

以上、本発明を実施例にもとづき具体的に説明したが１
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

例えば、出力トランジスタはＮ−ＭＯＳトランジスタと
した回路例で説明したが、これに限定されるも”のでは
なくＰ−ＭＯＳトランジスタおよびＮ−ＭＯＳ　トラン
ジスタの両方を使用した、Ｃ−ＭＯＳトランジスタの構
成の出力回路についても同様に適用することが可能であ
る。また、バイポーラトランジスタについても適用可能
である。また、第１図の実施例において出力トランジス
タが２個並列に接続された出力回路を例示したが、これ
に限定されるものではなく、例えば、出力トランジスタ
が３個並列に接続された出力回路を用いることにり、出
力波形の遷移期間を細かく区切って駆動能力を制御する
ことができる。

更にまた、トランジスタのゲートに印加する信号を生成
する制御回路の構成は、実施例に示したものに限定され
るものではなく、例えば、制御回路は出力信号の電圧レ
ベルを検出して駆動能力を変える構成にすることもでき
る。

〔発明の効果〕

以上、説明したように、本発明によれば、遅延時間が短
く、且つ、オーバーシュート、アンダーシュートを低減
した使い勝手の良い半導体出力回路を実現することがで
きる。また、本発明の半導体出力回路を用いた駆動回路
で半導体メモリ素子を駆動することにより、高性能な半
導体メモリ装置を構成できるという効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例にかかる半導体出力回路を
示す回路図、 第２図は、第１図の半導体出力回路の動作を示す波形図
、 第３図は、第１図の実施例の半導体出力回路において制
御回路の一部を変更した場合の出力波形を示す図、 第４ａ図および第４ｂ図は、それぞれ本実施例の半導体
出力回路を適用する半導体メモリ装置の回路構成の一例
を示すブロック図および等価回路図、 第５図は、本発明の他の実施例にかかる半導体出力回路
の構成を示す回路ブロック図、第６図は、第５図の半導
体出力回路の動作を示す波形図である。 図中、Ｔ↓〜Ｔ６・・・トランジスタ、１〜４・・・制
御回路、１０．１５．１６・・インバータ、１１．１３
・・・遅延回路、１２・・・アンドゲート、１４・・・
コンデンサ、３０・・・駆動回路、３１・・・半導体メ
モリ素子、３２・・・駆動信号線。

Claims (1)

1. 【特許請求の範囲】 １、電源線と接地線の間に直列に接続された複数のトラ
   ンジスタから構成され、各々のトランジスタの制御端子
   に入力信号を与え、駆動出力信号を出力する半導体出力
   回路において、駆動出力信号の出力波形の遷移期間に、
   各々のトランジスタの駆動能力を可変とする制御回路を
   備えることを特徴とする半導体出力回路。 ２、制御回路は、各々のトランジスタの制御端子に印加
   する入力信号を、出力波形の遷移期間を分割した各期間
   に対応して、駆動レベル値を変えて、各々のトランジス
   タの駆動能力を可変とすることを特徴とする半導体出力
   回路。 ３、複数のトランジスタは、電源線と接地線の間に直列
   に接続された第１のトランジスタおよび第２のトランジ
   スタと、制御端子以外の端子が該第１のトランジスタと
   並列に接続された第３のトランジスタと、制御端子以外
   の端子が該第２のトランジスタと並列に接続された第４
   のトランジスタから構成され、第１のトランジスタおよ
   び第２のトランジスタの接続点から駆動出力信号が出力
   されることを特徴とする請求項１に記載の半導体出力回
   路。 電源線と接地線の間に直列に接続された第１のトランジ
   スタおよび第２のトランジスタと、制御端子以外の端子
   が第１のトランジスタと並列に接続された第３のトラン
   ジスタと、制御端子以外の端子が第２のトランジスタと
   並列に接続された第４のトランジスタと、第１のトラン
   ジスタおよび第２のトランジスタの接続点に接続された
   出力端子と、各々のトランジスタの制御端子に印加する
   入力信号を、出力波形の遷移期間を分割した各期間に対
   応して制御し、各々のトランジスタの駆動能力を可変と
   制御回路とを備えることを特徴とする半導体出力回路。 請求項４に記載の半導体出力回路において、制御回路は
   、出力波形の遷移期間を３つの期間に分割し、出力波形
   の立上がり遷移の第１期間は第１のトランジスタをオン
   とし、第２期間は第１のトランジスタおよび第３のトラ
   ンジスタをオンとし、第３期間は第１のトランジスタを
   オンし、出力波形の立下り遷移の第１期間は第２のトラ
   ンジスタをオンとし、第２期間は第２のトランジスタお
   よび第４のトランジスタをオンとし、第３期間は第２の
   トランジスタをオンする制御信号を与えることを特徴と
   する半導体出力回路。 ６、請求項１に記載の半導体出力回路を用いて、半導体
   素子の負荷回路を駆動する構成としたことを特徴とする
   半導体装置。 ７、請求項６に記載の半導体装置において、負荷回路が
   半導体メモリ素子で構成されたことを特徴とする半導体
   メモリ装置。 ８、請求項１に記載の半導体出力回路を、複数の半導体
   メモリ素子の駆動回路に共通に用いたことを特徴とする
   半導体メモリ装置。