JPH0232616A - 出力ノイズ防止回路 - Google Patents
出力ノイズ防止回路Info
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- JPH0232616A JPH0232616A JP63182643A JP18264388A JPH0232616A JP H0232616 A JPH0232616 A JP H0232616A JP 63182643 A JP63182643 A JP 63182643A JP 18264388 A JP18264388 A JP 18264388A JP H0232616 A JPH0232616 A JP H0232616A
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- channel transistor
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- 239000000872 buffer Substances 0.000 claims abstract description 14
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 description 7
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- 230000000694 effects Effects 0.000 description 2
- 238000005728 strengthening Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
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Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要］
高速で動作する出力バッファのノイズ特にリンギング防
止回路に関し、 アンダシュート側のリンギングを有効に防止する回路を
提供することを目的とし、 ｐチャネルトランジスタとｎチャネルトランジスタを直
列接続してなる出力バッファのノイズ防止回路において
、入力電圧をｐチャネルトランジスタのゲートへは直接
加え、そしてｎチャネルトランジスタへは、出力電圧が
立下るとき、最初時定数が小さく、その後大になる可変
時定数の時定数回路を介して加えるように構成する。
止回路に関し、 アンダシュート側のリンギングを有効に防止する回路を
提供することを目的とし、 ｐチャネルトランジスタとｎチャネルトランジスタを直
列接続してなる出力バッファのノイズ防止回路において
、入力電圧をｐチャネルトランジスタのゲートへは直接
加え、そしてｎチャネルトランジスタへは、出力電圧が
立下るとき、最初時定数が小さく、その後大になる可変
時定数の時定数回路を介して加えるように構成する。
〔産業上の利用分野］
本発明は、高速で動作する出力バッファのノイズ特にリ
ンギング防止回路に関する。
ンギング防止回路に関する。
ＣＭＯＳゲートアレイ等において出力バッファが高速に
なるとリンギングノイズが発生したり、電磁放射があっ
たりして、これらが問題になる。
なるとリンギングノイズが発生したり、電磁放射があっ
たりして、これらが問題になる。
ＩＣ２個を接続した回路は第４図（ａ）で表わされ、こ
＼でＶＤＤは電源、ＧＮＤはグランド、Ｉ Ｃ，、ＩＣ
２はＣＭＯＳゲートアレイまたはスタンダードセル■Ｃ
である。これらのＩＣ内の三角形は人出力バッファを示
す。電源ＶＤＤ線にはバイパスコンデンサが接続され、
これらはＩＣ搭載プリント板上に外付けされる。
＼でＶＤＤは電源、ＧＮＤはグランド、Ｉ Ｃ，、ＩＣ
２はＣＭＯＳゲートアレイまたはスタンダードセル■Ｃ
である。これらのＩＣ内の三角形は人出力バッファを示
す。電源ＶＤＤ線にはバイパスコンデンサが接続され、
これらはＩＣ搭載プリント板上に外付けされる。
この第４図（ａ）は直流的な関係を表わすだけであり、
低速ＩＣではこれで充分であるが、ＩＣ内で１ｎＳ以下
の高速動作が行なわれ２人出力バッファも数ｎＳ以下で
動作ししかも大電流をスイッチングするような場合は、
浮遊容量やインダクタンスを考慮する必要があり、第４
図（ａ）は同（ｂ）の如く扱わねばならない。この（ｂ
）では簡単のためＩＣの人、出力端は各１個としている
が、通常は多数の入出力端があるので、多数の入力線、
出力線相互間の浮遊容量や相互インダクタンスも考慮せ
ねばならない。
低速ＩＣではこれで充分であるが、ＩＣ内で１ｎＳ以下
の高速動作が行なわれ２人出力バッファも数ｎＳ以下で
動作ししかも大電流をスイッチングするような場合は、
浮遊容量やインダクタンスを考慮する必要があり、第４
図（ａ）は同（ｂ）の如く扱わねばならない。この（ｂ
）では簡単のためＩＣの人、出力端は各１個としている
が、通常は多数の入出力端があるので、多数の入力線、
出力線相互間の浮遊容量や相互インダクタンスも考慮せ
ねばならない。
このようなＩＣ回路では種々のノイズが信号に混入する
が、該ノイズは大別すると電源線スパイク、入力ノイズ
、クロストーク、同時スイッチングノイズ、リンギング
反射ノイズになる。各々に対し、シールド、グランド強
化、パスコン強化、短配線化、低速化、小電流化、ライ
ン終端などの対策が講じられているが、本発明は特に出
力バッファのリンギングの有効な防止回路に係るもので
ある。
が、該ノイズは大別すると電源線スパイク、入力ノイズ
、クロストーク、同時スイッチングノイズ、リンギング
反射ノイズになる。各々に対し、シールド、グランド強
化、パスコン強化、短配線化、低速化、小電流化、ライ
ン終端などの対策が講じられているが、本発明は特に出
力バッファのリンギングの有効な防止回路に係るもので
ある。
第５図は、通常のＣＭＯＳ回路の出力バッファの構造を
示す。ＱｌはｐチャネルＭＯ５ＦＥＴ、 （ｈはｎチャ
ネルＭＯＳ ＦＩＥＴで、これらは直列に接続されてそ
の接続点が出力端Ｖｏｕｔとなり、ゲートは共通に入力
端Ｖｉｎに接続され、インバータを構成する。
示す。ＱｌはｐチャネルＭＯ５ＦＥＴ、 （ｈはｎチャ
ネルＭＯＳ ＦＩＥＴで、これらは直列に接続されてそ
の接続点が出力端Ｖｏｕｔとなり、ゲートは共通に入力
端Ｖｉｎに接続され、インバータを構成する。
出力端についている容量Ｃは負荷容量であり、出力線に
つく容量であるが、その主要なものは後段回路の入力容
量である。
つく容量であるが、その主要なものは後段回路の入力容
量である。
第６図に示すように入力Ｖｉｎ（これはＩＣ内回路の出
力電圧で、高速）が時点ｔ０でＬレベルからＨレベルに
変ると出力ＶｏｕｔはＨレベルからＬレベルに変り、こ
の際図示のように減衰振動が現われる。これがリンギン
グであり、容量Ｃ１出力線のＲ，Ｌ、Ｃ，）ランジスタ
Ｑ２の抵抗、Ｑ。
力電圧で、高速）が時点ｔ０でＬレベルからＨレベルに
変ると出力ＶｏｕｔはＨレベルからＬレベルに変り、こ
の際図示のように減衰振動が現われる。これがリンギン
グであり、容量Ｃ１出力線のＲ，Ｌ、Ｃ，）ランジスタ
Ｑ２の抵抗、Ｑ。
のグランド側に寄生する抵抗などにより定まる波形およ
び振幅を持つ。入力がＨからＬに変って出力がＬからＨ
に立上る場合も第７図に示すようにリンギングが発生す
るが、これは余り問題でない。
び振幅を持つ。入力がＨからＬに変って出力がＬからＨ
に立上る場合も第７図に示すようにリンギングが発生す
るが、これは余り問題でない。
せいぜい後段回路の耐圧が大丈夫かという程度であり、
通常この耐圧は充分ある。
通常この耐圧は充分ある。
しかし第６図の出力ＶｏｕｔがＨからＬに変るときのリ
ンギングは問題である。即ち、リンギングで負のピーク
、正のピークが交互に現われ、これらは次第に減少する
が、最初の正のピークを後段回路がＨレベルと認識し、
誤動作する恐れがある。
ンギングは問題である。即ち、リンギングで負のピーク
、正のピークが交互に現われ、これらは次第に減少する
が、最初の正のピークを後段回路がＨレベルと認識し、
誤動作する恐れがある。
例えば５ｖ電源で、入力のＬレベルが０．８ Ｖ以下、
Ｈレベルが２ｖ以上とされていると、上記正のレベルが
２ｖを越えるとＨレベル判定されてしまう。
Ｈレベルが２ｖ以上とされていると、上記正のレベルが
２ｖを越えるとＨレベル判定されてしまう。
本発明は、このアンダシュート側のリンギングを有効に
防止する回路を提供することを目的とするものである。
防止する回路を提供することを目的とするものである。
第１図に示すように本発明ではｎチャネルトランジスタ
Ｑ、のゲート入力回路に時定数回路ＴＣを挿入する。こ
の回路ＴＣの時定数は出力電圧Ｖｏｕｔにより制御され
て可変であり、ＶｏｕｔがＨからしに変るとき、最初時
定数は小、その後大となる。
Ｑ、のゲート入力回路に時定数回路ＴＣを挿入する。こ
の回路ＴＣの時定数は出力電圧Ｖｏｕｔにより制御され
て可変であり、ＶｏｕｔがＨからしに変るとき、最初時
定数は小、その後大となる。
第１図では時定数回路を、ゲートとグランドとの間に接
続されたキャパシタＣ３と、入力端Ｖｉｎとトランジス
タＱ、のゲートとの間に接続された可変抵抗Ｒで表わし
、該可変抵抗が出力電圧Ｖｏｕｔにより抵抗値を調整さ
れるとしているが、これは容量Ｃ１がＶｏｕｔで容量値
を調整されてもよく、更には他の適宜の手段であっても
よい。
続されたキャパシタＣ３と、入力端Ｖｉｎとトランジス
タＱ、のゲートとの間に接続された可変抵抗Ｒで表わし
、該可変抵抗が出力電圧Ｖｏｕｔにより抵抗値を調整さ
れるとしているが、これは容量Ｃ１がＶｏｕｔで容量値
を調整されてもよく、更には他の適宜の手段であっても
よい。
この構成によれば、入力電圧ＶｔｎがＬからＨに変る従
って出力電圧ＶｏｕｔがＨからＬに変るとき、最初は回
路ＴＣの時定数が小さく、従ってトランジスタＱ、、Ｑ
２は入力電圧Ｖｉｎが直ちに加わってＱ、オフ、Ｑ２オ
ンへ駆動される。この結果出力電圧Ｖｏｕｔは速やかに
立下るが、やがて回路ＴＣの時定数が大になり、トラン
ジスタＱ２の完全オンが遅れる。つれて出力電圧Ｖｏｕ
ｔの立下りが緩やかになり、リンギングは発生しない。
って出力電圧ＶｏｕｔがＨからＬに変るとき、最初は回
路ＴＣの時定数が小さく、従ってトランジスタＱ、、Ｑ
２は入力電圧Ｖｉｎが直ちに加わってＱ、オフ、Ｑ２オ
ンへ駆動される。この結果出力電圧Ｖｏｕｔは速やかに
立下るが、やがて回路ＴＣの時定数が大になり、トラン
ジスタＱ２の完全オンが遅れる。つれて出力電圧Ｖｏｕ
ｔの立下りが緩やかになり、リンギングは発生しない。
最終的にはＶｉｎ＝ＨならＱ１オフ、Ｇ２オンでＶｏｕ
ｔ＝Ｌであり、通常のインバータの出力状態になる。入
力電圧ＶｉｎがＨからしに変るときは、例えばＲ１に０
１の放電用ダイオードを接続して時定数を持たないよう
にしておけば、急速にＱ１オン、Ｇ２オフになり、つれ
てＶｏｕｔはＨになる（通常のインバータ動作）。リン
ギング発生の可能性はあるが、前述のようにこれは問題
でない。
ｔ＝Ｌであり、通常のインバータの出力状態になる。入
力電圧ＶｉｎがＨからしに変るときは、例えばＲ１に０
１の放電用ダイオードを接続して時定数を持たないよう
にしておけば、急速にＱ１オン、Ｇ２オフになり、つれ
てＶｏｕｔはＨになる（通常のインバータ動作）。リン
ギング発生の可能性はあるが、前述のようにこれは問題
でない。
こうして本発明によれば、出力バッファの機能には影響
を与えずに、アンダシュート側のリンギングを抑えるこ
とができる。回路ＴＣの時定数は、リンギング発生を抑
制可能な程度で小さいものでよい。
を与えずに、アンダシュート側のリンギングを抑えるこ
とができる。回路ＴＣの時定数は、リンギング発生を抑
制可能な程度で小さいものでよい。
〔実施例］
第２図に本発明の実施例を示す。全図を通してそうであ
るが、同じ部分には同じ符号が付しである。第２図では
時定数回路の可変抵抗Ｒ１をｐチャネルＭＯＳ ＰＥＴ
Ｇ３とｎチャネルＭＯＳ ＦＥＴ Ｇ４の並列回路で
構成するこれらのトランジスタはｐチャネルトランジス
タＱ３のコンダクタンスを６３、ｎチャネルトランジス
タＧ４のコンダクタンスをＧ４とすると、Ｇａ ＞ｃ、
とする。また、これらのトランジスタＱ３．Ｑ、のゲー
トは、共通に出力端Ｖｏｕｔへ接続する。他は第１図と
同じである。
るが、同じ部分には同じ符号が付しである。第２図では
時定数回路の可変抵抗Ｒ１をｐチャネルＭＯＳ ＰＥＴ
Ｇ３とｎチャネルＭＯＳ ＦＥＴ Ｇ４の並列回路で
構成するこれらのトランジスタはｐチャネルトランジス
タＱ３のコンダクタンスを６３、ｎチャネルトランジス
タＧ４のコンダクタンスをＧ４とすると、Ｇａ ＞ｃ、
とする。また、これらのトランジスタＱ３．Ｑ、のゲー
トは、共通に出力端Ｖｏｕｔへ接続する。他は第１図と
同じである。
この構成では、入力電圧ＶｉｎはトランジスタＱのゲー
トに直接入力し、トランジスタＱ２のゲートへはトラン
スミッションゲートＱ３．Ｑ、を介して入力する。入力
ＶｉｎがＬで、出力ＶｏｕｔがＨのとき、ｎチャネルト
ランジスタＧ４はオン、ＰチャネルトランジスタＱ３は
オフである。この状態でＶｉｎがＨになると、Ｇ４とＧ
３が作る時定数は小さいから急速にＧ２のゲート電圧が
立上り、該トランジスタＱ２はオンし始め、出力Ｖｏｕ
ｔは立下りを開始する。しかしＶｏｕｔが小さく（低く
）なるにつれてトランジスタＱ４のゲート電圧が下り、
従ってコンダクタンスが下ってくる。出力Ｖｏｕｔが小
さくなるとｐチャネルトランジスタＱ３がオンし始める
が、Ｑ、のコンダクタンスは小さいので、結局この時定
数回路の時定数は大になり、つれてＧ２のゲート電圧の
上昇速度が鈍る。これはＧ２の完全オン化を遅らせ。ひ
いてはリンギング発生を防止する。
トに直接入力し、トランジスタＱ２のゲートへはトラン
スミッションゲートＱ３．Ｑ、を介して入力する。入力
ＶｉｎがＬで、出力ＶｏｕｔがＨのとき、ｎチャネルト
ランジスタＧ４はオン、ＰチャネルトランジスタＱ３は
オフである。この状態でＶｉｎがＨになると、Ｇ４とＧ
３が作る時定数は小さいから急速にＧ２のゲート電圧が
立上り、該トランジスタＱ２はオンし始め、出力Ｖｏｕ
ｔは立下りを開始する。しかしＶｏｕｔが小さく（低く
）なるにつれてトランジスタＱ４のゲート電圧が下り、
従ってコンダクタンスが下ってくる。出力Ｖｏｕｔが小
さくなるとｐチャネルトランジスタＱ３がオンし始める
が、Ｑ、のコンダクタンスは小さいので、結局この時定
数回路の時定数は大になり、つれてＧ２のゲート電圧の
上昇速度が鈍る。これはＧ２の完全オン化を遅らせ。ひ
いてはリンギング発生を防止する。
入力ＶｉｎがＨのときの最終状態は、出力Ｖｏｕｔがり
、Ｑ！、Ｇ３はオン、Ｇ２のゲート電圧はＶｉｎにはぐ
等しい、である。トランジスタＱ、はトランジスタＱ４
による時定数増大を妨げる向きに動作するが、Ｑ：ｌが
ないと最終状態ではＧ２のゲートがフローティングにな
って、回路動作が不安定になる。また容量ＣＩをは望入
力電圧Ｖｉｎに等しい電圧に充電してトランジスタＱ２
を完全オンさせることができなくなる。更に、Ｖｉｎが
ＨからＬに変るとき、トランジスタＱ２は容ｔＣ５がト
ランジスタＱ３を通して放電することでオフとなり、一
方Ｑ、オンで、ＶｏｕｔはＨになるが、Ｇ３がないと上
記放電が阻害される。トランジスタＱ３のコンダクタン
スは、これらを考慮して決定する。
、Ｑ！、Ｇ３はオン、Ｇ２のゲート電圧はＶｉｎにはぐ
等しい、である。トランジスタＱ、はトランジスタＱ４
による時定数増大を妨げる向きに動作するが、Ｑ：ｌが
ないと最終状態ではＧ２のゲートがフローティングにな
って、回路動作が不安定になる。また容量ＣＩをは望入
力電圧Ｖｉｎに等しい電圧に充電してトランジスタＱ２
を完全オンさせることができなくなる。更に、Ｖｉｎが
ＨからＬに変るとき、トランジスタＱ２は容ｔＣ５がト
ランジスタＱ３を通して放電することでオフとなり、一
方Ｑ、オンで、ＶｏｕｔはＨになるが、Ｇ３がないと上
記放電が阻害される。トランジスタＱ３のコンダクタン
スは、これらを考慮して決定する。
数値例を挙げるとｃ／ｃ、＝５〜１０ｎＳが適当である
。
。
第３図に上記動作を電圧波形で示す。（ａ）は入力電圧
ＶｉｎのＬ−Ｈ−Ｌ変化を示す。（ｂ）はトランジスタ
Ｑ！のゲート電圧■ｇの変化を、また（Ｃ）は出力電圧
Ｖｏｕｔの変化を示す。（ｂ）（Ｃ）で実線は従来（第
５図）の場合、点線は本発明の場合である。
ＶｉｎのＬ−Ｈ−Ｌ変化を示す。（ｂ）はトランジスタ
Ｑ！のゲート電圧■ｇの変化を、また（Ｃ）は出力電圧
Ｖｏｕｔの変化を示す。（ｂ）（Ｃ）で実線は従来（第
５図）の場合、点線は本発明の場合である。
（ｂ）に示すように本発明ではＶｉｎがＬからＨに変る
ときＧ２のＶｇは最初Ｇ４オンで急速に立上り、以後Ｇ
４オフ、Ｇ３オンで緩やかに立上る。このためＶｏｕｔ
に、アンダシュート側のリンギングが発生することはな
い。
ときＧ２のＶｇは最初Ｇ４オンで急速に立上り、以後Ｇ
４オフ、Ｇ３オンで緩やかに立上る。このためＶｏｕｔ
に、アンダシュート側のリンギングが発生することはな
い。
入力ＶｉｎがＨからＬに立下るとき、Ｇ２のＶｇはオン
であるＧ３により緩やかに下降し、Ｖｏｕｔの立上りが
緩やかになってやはりリンギングは発生しない。但し、
前述のように、このオーバーシュート側のリンギングは
発生してもよい。トランジスタＱ、、Ｑ、に並列にＣ＋
の放電用ダイオードを接続しておけば、Ｖｏｕｔの立
上りはリンギングを伴なった急速なものになる。
であるＧ３により緩やかに下降し、Ｖｏｕｔの立上りが
緩やかになってやはりリンギングは発生しない。但し、
前述のように、このオーバーシュート側のリンギングは
発生してもよい。トランジスタＱ、、Ｑ、に並列にＣ＋
の放電用ダイオードを接続しておけば、Ｖｏｕｔの立
上りはリンギングを伴なった急速なものになる。
以上説明したように、本発明によれば出力バッファの出
力電圧立下り側のリンギングを効果的に阻止することが
でき、出力バッファとしての動作に支障はなく、甚だ有
効である。
力電圧立下り側のリンギングを効果的に阻止することが
でき、出力バッファとしての動作に支障はなく、甚だ有
効である。
第１図は本発明の原理説明図、
第２図は本発明の実施例を示す回路図、第３図は第２図
の動作説明図、 第４図はＩＣ回路の説明図、 第５図は従来の出力バッファの説明図、第６図は第５図
の出力立下り時の説明図、第７図はリンギングの説明図
である。 第１図でＱ、はＰチャネルトランジスタ、Ｑ２はｎチャ
ネルトランジスタ、ＴＣは時定数回路である。
の動作説明図、 第４図はＩＣ回路の説明図、 第５図は従来の出力バッファの説明図、第６図は第５図
の出力立下り時の説明図、第７図はリンギングの説明図
である。 第１図でＱ、はＰチャネルトランジスタ、Ｑ２はｎチャ
ネルトランジスタ、ＴＣは時定数回路である。
Claims (1)
- 【特許請求の範囲】 １、ｐチャネルトランジスタ（Ｑ＿１）とｎチャネルト
ランジスタ（Ｑ＿２）を直列接続してなる出力バッファ
のノイズ防止回路において、 入力電圧（Ｖｉｎ）をｐチャネルトランジスタのゲート
へは直接加え、そしてｎチャネルトランジスタへは、出
力電圧（Ｖｏｕｔ）が立下るとき、最初時定数が小さく
、その後大になる可変時定数の時定数回路（ＴＣ）を介
して加えるようにしてなることを特徴とする出力ノイズ
防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63182643A JPH0232616A (ja) | 1988-07-21 | 1988-07-21 | 出力ノイズ防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63182643A JPH0232616A (ja) | 1988-07-21 | 1988-07-21 | 出力ノイズ防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0232616A true JPH0232616A (ja) | 1990-02-02 |
Family
ID=16121888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63182643A Pending JPH0232616A (ja) | 1988-07-21 | 1988-07-21 | 出力ノイズ防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0232616A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993000603A1 (en) * | 1991-06-28 | 1993-01-07 | Dai Nippon Printing Co., Ltd. | Black matrix base board and manufacturing method therefor, and liquid crystal display panel and manufacturing method therefor |
-
1988
- 1988-07-21 JP JP63182643A patent/JPH0232616A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993000603A1 (en) * | 1991-06-28 | 1993-01-07 | Dai Nippon Printing Co., Ltd. | Black matrix base board and manufacturing method therefor, and liquid crystal display panel and manufacturing method therefor |
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