JPH04192717A

JPH04192717A - Ｍｏｓトランジスタ出力回路

Info

Publication number: JPH04192717A
Application number: JP2324278A
Authority: JP
Inventors: Kazuo Aoki; 一夫青木; Daisuke Shichinohe; 七戸　大助
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-11-26
Filing date: 1990-11-26
Publication date: 1992-07-10
Also published as: NL9101760A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ＭＯＳトランジスタ回路の出力回路に関す
るものであり、特に出力端子に接続される負荷容量と配
線等のインダクタンスとにより構成される共振回路に帰
因して出力電圧に振動（リンギング）が生ずるのを抑圧
した出力回路に関するものである。

〔従来の技術〕

近年、ディジタルデータの高速処理の要求が高まり、−
層の高速動作が要求されるようになってきた。ＭＯＳト
ランジスタを使用した出力回路においても、出力端子に
接続された大きな負荷容量を高速で駆動することが要求
されるようになってきた。しかし、大きな負荷容量に対
して出力回路の駆動速度を高速化するには負荷容量と配
線等のインダクタンスで構成される共振回路を大きな電
流駆動能力をもって駆動せざるを得ず、出力電圧波形に
リンギングが１発生する。

第９図は従来のＭＯ３＋−ランジスタを使用した出力回
路の代表的な回路を示す図で、所謂ＭＯＳトランジスタ
出力回路を示す。同図において、Ｌレベルを出力するＮ
チャンネルトランジスタＩＮとＨレベルを出力するＰチ
ャンネルトランジスタＩＰの各ドレインは相互に接続さ
れて出力端子１２に接続され、ゲートは相互に接続され
て入力端子１１に接続されている。また、Ｐチャンネル
トランジスタＩＰのソースはＶ　ＤＤ電源端子３に接続
され、ＮチャンネルトランジスタＩＮのソースは接地電
位点に接続されでいる。

第９図の出力回路は、周知のように、入力端子１１にＨ
レベルの信号が入力されると、Ｎチャンネルトランジス
タＩＮがオンして出力端子１２にＬレベルが出力され、
入力端子１１にＬレベルの信号が入力されると、Ｐチャ
ンネルトランジスタｔｐがオンして出力端子１２にＨレ
ベルを出力される所謂インバータとして動作するもので
ある。

従来のＭＯ３＋−ランジスタ出力回路で、負荷を高速で
駆動するには、トランジスタＩＮ、ＩＰの電流駆動能力
を大きくする必要かあるが、そのためには一般に各トラ
ンジスタのチャンネル幅を大きくする必要かある。しか
し、各トランジスタのチャンネル幅を大きくして、電流
駆動能力を大きくすると、出力電圧波形にリンギングが
発生ずるという問題か生ずる。

第１０図は第９図の出力回路の出力端子１２に接続され
る駆動すべき負荷を含めた簡単なモデルによる等価回路
を示す。同図の等価回路は、Ｎチャンネル）・ランジス
タＩＮかオンしてＬレベルを出力している状態を示して
いる。ＮヂャンネルトランシスターＮは電流源Ｉｌとオ
ン時の抵抗Ｒ６Ｎの並列接続で表され、出力端子１２に
はインダクタンス（例えば、約２０ｎＨ）　３１を介し
て負荷容量（例えば、ス約１００９Ｆ　）３２が接続されている。インダクタン
３１△ はワイヤによる配線、プリント基板上の銅箔による配線
、集積回路のボンディングワイヤ等に伴うものである。

第１０図から明らかなように、負荷を含めた出力回路は
共振回路を構成し、共振周波数ｆ。は次の（１）式によ
って表される。

また、共振周波数ｆ。におけるＱは、２πｆ、＝ω。と
じて、次の（２）式によって表される。

今、出力回路を高速化するために各トランジスタのチャ
ンネル幅を大きくして電流駆動能力を大きくすればする
程、トランジスタのオン時の抵抗ＲＯＭが小さくなり、
（２）式から明らかなようにＱの値は大きくなる。これ
によって負荷を含む出力回路は信号レベルのＨからり、
ＬからＨへの変化により励振されて振動する。すなわち
、出力電圧波形にリンギングが発生する。第１１図に信
号レベルが変化したときの出力電圧波形のシミュレーシ
ョン結果の一例を示す。同図から明らかなように、出力
電圧かＬからＨに変化したとき、ＨからＬに変化したと
きに、いずれも最大振幅がＨとＬのレベル差の約６０％
にも達するかなりの大きさのリンキングが発生すること
が判る。リンギングは信号電送においてノイズとなり、
論理回路システムの誤動作の原因となると共に、不要輻
射により他の電子機器に対する妨害電波の原因となる。

〔発明か解決しようとする課題〕

上述のように、第９図に示すような従来の出力回路では
、駆動の高速化のために電流駆動能力を大きくすると出
力電圧波形にリンギングか発生するという問題かある。

リンギングを抑えるために出力端子に直列にダンピング
抵抗を入れる方法、共振回路に対する励振レベルを低く
するために出力回路の入力端子１１における入力信号の
波形に一定の傾きを与える（スルーレートコントロール
を施す）方法等かあるがこれらの方法はいずれも好まし
くない。特に集積回路ではダンピング抵抗やスルーレー
トコントロール回路に要する面積か大きくなり、またス
ルーレー’ｌ−コントロールを施す場合は回路も複雑に
なる等の理由からも好ましくない。

この発明は、上記のような従来の出力回路の問題点を解
決するためになされたもので、大きな容量性負荷を高速
で駆動することができ、しかも出力電圧波形にリンギン
グか生じ難いＭＯ３＋−ランジスタ出力回路を得ること
を目的とする。

〔課題を解決するための手段〕

この発明によるＭＯ３＋−ランジスタ出力回路は、後屈
詳細に説明する図示の実施例について示すと、Ｌレベル
出力回路（１）、Ｈレベル出力回路（２）のいずれか一
方または双方に、ゲートか入力端子（１１）に接続され
た第１のトランジスタ（ＩＮまたはＩＰ）と、ゲートと
ドレインとが接続された第２のトランジスタ（２Ｎまた
は２Ｐ）とを、ドレインが出力端子（１２）側に、ソー
スが接地電位点またはＶ　ＤＤ電源端子側になるように
直列接続してなる第１の回路と、ゲートが上記入力端子
（Ｉｔ）に、ドレインが上記出力端子（１２）に、ソー
スが上記接地電位点または■。、電源端子（３）に接続
された３のトランジスタ（３Ｎまたは３Ｐ）からなる第
２の回路との並列接続からなる回路を使用して構成され
ている。

〔イ乍用〕

上記の様な構成をもった本願発明の出力回路において上
記第１の回路と第２の回路の出力電圧−出力電流特性は
互いに異なり、そのため出力のレベルがＨからＬへ、あ
るいはＬからＨへ変化するときの遷移期間の前半を含む
大部分の期間中は上記第１の回路、第２の回路か共にオ
ン状態にあって出力回路１．２は、大きな電流駆動能力
を発揮して、負荷を高速で駆動することができる。上記
遷移期間の終了時点近くで出力が所望の論理レベルに近
づいた時点では、第１の回路はオフ状態になって出力回
路の電流駆動能力を引下げ、結果として当該出力回路の
オン抵抗Ｒ０Ｎを大きくして、負荷に容量が含まれる場
合も出力電圧波形にリンギングが発生するのを防止しつ
つ上記負荷を急速駆動することができる。

〔実施例〕

以下、この発明を図示の実施例に従って詳細に説明する
。

第１図はこの発明のＭＯＳトランジスタ出力回路の第１
の実施例を示す。同図で、１は出力端子１２と接地電位
点との間に接続されたＬレベル出力回路、２は出力端子
Ｉ２とＶ　ＤＤ電源端子３どの間に接続されたＨレベル
出力回路である。Ｌレベル出力回路１は、ゲートが入力
端子１１に、ドレインか出力端子１２に接続された第１
のＮチャンネルトランジスタＩＮと、ゲートおよびドレ
インが上記第１のＮチャンネルトランジスタＩＮのソー
スに、ソースが接地電位点に接続された第２のＮチャン
ネル）・ランジスタ２Ｎと、ゲートが入力端子１１に、
ドレインか出力端子１２に、ソースが接地電位点に接続
された第３のＮチャンネルトランジスタ３Ｎとがらなる
。

直列接続された第１のＮチャンネルトランジスタＩＮと
第２のＮチャンネルトランジスタ２ＮはＬレベル出力回
路の第１の回路を構成し、第３のＮチャンネルトランジ
スタ３Ｎは上記第１の回路と並列接続された第２の回路
を構成している。後屈、第２図を参照して説明するよう
に、上記第１の回路と第２の回路の出力電圧−出力電流
特性（以下、出力特性と称す）は相異している。

同様に、Ｈレベル出力回路２は、ゲートが入力端子１１
に、ドレインが出力端子１２に接続された第１のＰチャ
ンネルトランジスタＩＰと、ゲートおよびドレインが上
記第１のＰチャンネルトランジスタＩＰのソースに、ソ
ースがＶＤＤ電源端子３に接続された第２のＰチャンネ
ルトランジスタ２Ｐと、ゲートが入力端子１１に、ドレ
インが出力端子１２に、ソースがＶ　ＤＤ電源端子３に
接続された第３のＰチャンネルトランジスタ３Ｐとがら
なる。

このＨレベル出力回路２においても、直列接続された第
１のＰチャンネルトランジスタＩＰと第２のＰチャンネ
ルトランジスタ２ＰとによりＨレベル出力回路２の第１
の回路を構成し、第３のＰチャンネルトランジスタ３Ｐ
は上記第１の回路と並列接続された第２の回路を構成し
ている。Ｈレベル出力回路２の第１の回路と第２の回路
の出力特性も相互に異なっている。

なお、第１のＮチャンネルトランジスタＩＮと２Ｎの位
置、第１のＰチャンネルトランジスタＩＰと２Ｐの位置
を入れ換えても図示の実施例と金（同様の動作をする。

次にＬレベル出力回路１を例にとり、直列接続された第
１および第２のＮチャンネルトランジスタＩＮと２Ｎと
がらなる第１の回路と、第３のＮチャ、ンネルトランジ
スタ３Ｎからなる第２の回路の各出力特性を第２図を参
照して説明する。

第２図において、曲線１３Ｎは第３のＮチャンネルトラ
ンジスタ３Ｎからなる第２の回路の出力特性を示す。曲
線１３Ｎから明らかなように、第２の回路のオン時の電
流は小さく内路抵抗はかなり大きいことが判る。一方、
第１の回路は第３のＮチャンネルトランジスタ３Ｎに比
して大容量のトランジスタＩＮ、２Ｎで構成されており
、その初期電流駆動能力は大であるが、第１の回路中に
はゲートとドレインとが相互に接続された第２のＮチャ
ンネルトランジスタ２Ｎが含まれているため、出力端子
１２の電圧が低下したとき該第２のトランジスタ２Ｎは
ゲート−ソース間の閾値電圧Ｖ　７１１近くで急激に遮
断状態になり、そのため第１の回路の出力特性は曲線１
１Ｎ　＋１２Ｎのようになる。従って、第１の回路と第
２の回路との並列接続からなるＬレベル出力回路１の総
合の出力特性は曲線１１Ｎ　＋１２Ｎ　＋１３Ｎのよう
になる。Ｈレベル出力回路２についても、第２の回路、
第１の回路はそれぞれ第２図の曲線１３Ｎ、ＩＩＮ　＋
１２Ｎと同様な出力特性を示し、総合の出力特性は曲線
１１Ｎ　＋１２Ｎ　＋１３Ｎと同様な特性を示す。

次に第１図の出力回路の動作を順を追って説明する。

■　入力端子１１かＬレベルのとき。

ＰチャンネルトランジスタＩＰ、３Ｐかオン、Ｎチャン
ネルトランジスタＩＮ、３Ｎはオフで、出力端子１２は
Ｈレベルである。出力端子１２のＨレベルによりＰチャ
ンネルトランジスタ２Ｐはオフである。従って、Ｌレベ
ル出力回路１．Ｈレベル出力回路２の各第１の回路は共
にオフで、出力端子１２は」１記のようにＰチャンネル
トランジスタ３Ｐがオン、Ｎチャンネルトランジスタ３
ＮかオフであることによりＨレベルに保たれている。

■　入力端子１１かＬレベルからＨレベルに変化すると
き。

第１および第３のＮチャンネルトランジスタＩＮ、３Ｎ
は直ちにオンになる。このとき、出力端子１２は未だＨ
レベルにあって、第２のＮチャンネルトランジスタ２Ｎ
もオンである。このため、Ｌレベル出力回路１は第１お
よび第２の回路か共にオン状態で、Ｌレベル出力回路ｌ
に流れる電流は第２図の点のから点［Ｆ］に急激に上昇
し、大きな電流駆動能力を発揮する。出力端子１２のレ
ベルが低下して第２のＮチャンネルトランジスタ２Ｎの
閾値電圧Ｖ７Ｈに近ずくと、該第２のＮチャンネルトラ
ンジスタ２Ｎは急激にオフ状態になり、このため点Ｏか
ら点ＯにかけてはＬレベル出力回路ｌは実質的に第３の
Ｎチャンネルトランジスタ３Ｎからなる第２の回路のみ
となる。従って、点０〜■の間ではＬレベル出力回路の
オン抵抗Ｒ０Ｎは実質的に第２の回路のみによって決定
され、上記オン抵抗Ｒ８Ｎが低（なり過ぎるのを防止し
て、出力端　　゛子１２の出力電圧波形にリンギングが
発生するのを抑圧することができる。

■　入力端子１１かＨレベルのとき。

ＮチャンネルトランジスタＩＮ、３Ｎがオン、Ｐチャン
ネルトランジスタＩＰ、３Ｐはオフで、出力端子１２は
Ｌレベルである。出力端子１２のＬレベルにより、Ｎチ
ャンネルトランジスタ２Ｎはオフである。このときオン
状態にあるのはＬレベル出力回路１のＮチャンネルトラ
ンジスタ３Ｎによって構成される第２の回路のみで、こ
れによって出力端子１２はＬレベルに保たれる。

■　入力端子ＩＩがＨレベルからＬレベルに変化すると
き。

上記■から■と同じプロセスを経て最初はＨレベル出力
回路２の第１、第２の回路がともにオンして大きな電流
駆動能力をもって負荷を駆動し、最終的にはＰチャンネ
ルトランジスタ３Ｐによって構成される第２の回路のみ
かオンになり、出力端子Ｉ２はＨレベルになる。この場
合も、上記と同様に遷移期間の終了時点近くでは、Ｈレ
ベル出力回路２のオン抵抗Ｒ８Ｎはオン状態の第３のＰ
チャンネルトランジスタ３Ｐによって構成される第２の
回路のみのオン抵抗により決定され、該Ｈレベル出力回
路２のオン抵抗Ｒ８Ｎが小さくなり過ぎるのを防止して
、リンギングか発生するのを抑圧することができる。

第３図は出力端子１２に第１０図と同じ大きさのし１Ｃ
からなる負荷を接続した場合の出力電圧波形のシミュレ
ーションを示す。第３図から明らかなように、リンギン
グはぼ完全に抑圧されていることが判る。

第４図はこの発明のＭＯＳトランジスタ出力回路の第２
の実施例で、Ｌレベル出力回路ｌとして第１図に示すこ
の発明の第１の実施例におけるＬレベル出力回路１と同
様な第１〜第３のＮチャンネルトランジスタＩＮ〜３Ｎ
からなるものを使用し、Ｈレベル出力回路２２として従
来の出力回路と同様な１個のＰチャンネルトランジスタ
ＩＰを使用したものである。この実施例においても、Ｎ
チャンネルトランジスタＩＮと２Ｎの位置を入れ換えて
もよい。

論理回路では、出力電圧波形の立下がり、または立」二
かりのいずれか一方だけの動作速度か特に速いことが要
求される場合、あるいは立下がり時に生ずるリンギング
、立上かり時に生ずるリンギングのいずれか一方のみが
問題になる場合がある。

第４図の実施例は、出力端子１２の出力電圧がＬレベル
からＨレベルに変化するときの動作速度は重要でなく、
またこのとき生ずるリンギングはそれ程問題にならない
か、出力電圧かＨレベルからＬレベルに変化するときの
動作速度が速いことが要求され、しかもこのとき生ずる
リンギングを抑える必要のあるような適用例において特
に有効である。

ＭＯＳトランジスタ出力回路の適用例によっては、Ｈレ
ベル出力回路として第１図の出力回路における第１〜第
３のＰチャンネルトランジスタＩＰ〜３ＰからなるＨレ
ベル出力回路２を使用し、Ｌレベル出力回路として従来
の出力回路と同様な１個のＮチャンネルトランジスタか
らなるものを使用してもよい。この場合もＰチャンネル
トランジスタＩＰと２Ｐを入れ換えてもよい。

第５図はこの発明のＭＯＳトランジスタ出力回路の第３
の実施例で、所謂オープンドレイン形出力回路を示す。

この実施例では、出力端子１２と接地電位点との間に第
１図の実施例における第１〜第３のＮチャンネルトラン
ジスタＩＮ〜３ＮからなるＬレベル出力回路を使用した
もので、入力端子１１かＨレベルのとき出力端子Ｉ２は
Ｌレベルになり、入力端子１１がＬレベルのとき、出力
端Ｔ−１２は高インピーダンス（フローティング状態）
になる。

この実施例においても、入力端子１１がＬレベルからＨ
レベルになるとき、出力端子１２は急速にＬレベルに駆
動され、しかも出力電圧波形にリンギングが発生するの
が抑圧される。この実施例においてもトランジスタＩＮ
と２Ｎを入れ換えても同等の効果か得られることは言う
迄もない。

第６図は第５図の出力回路の使用例を示し、第５図に示
す出力回路７１．７１、・・・７ｎの各出力端子・１２
をパスライン１４を経て負荷抵抗９に接続すると共に負
荷用ＩＣ（例えばマイコン）８に接続したものである。

なお、抵抗９の一端はＶＤＤ電源端子３に接続されてい
る。この回路では、いずれかの出力回路の出力端子１２
かＬレベルになると、ＩＣ８にＬレベルが供給され、す
べての出力回路７１〜７ｎの出力端子か高インピーダン
ス（フローティング状態）のとき、抵抗９を介してＩＣ
８にＶＤＤ、つまりＨレベルが供給されるものである。

因みに、第１図および第４図に示すような出力回路では
、出力端子１２にＬレベルあるいはＨレベルの出力電圧
を発生するので、第６図のような使い方はできない。

オーブンドレイン形出力回路としては、出力端子１２と
Ｖ　ＤＤ電源端子との間に第１図の出力回路における第
１〜第３のＰチャンネルトランジスタＩＰ〜３Ｐからな
るＨレベル出力回路を設け、Ｌレベル出力回路側をオー
プンにした使い方も勿論可能である。この場合は入力端
子がＬレベルのとき出力端子はＨレベルになり、入力端
子がＨレベルのときは出力端子は高インピーダンス（フ
ローティング状態）になる。この例においても、第１の
ＰチャンネルトランジスタＩＰと第２のＰチャンネルト
ランジスタ２Ｐとを入れ換えてもよい。

第７図は第１図に示すこの発明のＭＯ３＋−ランジスタ
出力回路の使用例を示す図で、Ｌレベル出　　　　゛力
回路１およびＨレベル出力回路２と入力端子ＩＩとの即
に、出力端子Ｉ２を高インピーダンス（フローティング
状態）とする高インピーダンス制御用論理回路２４を設
けたものである。

第７図から明らかなように、高インピーダンス制御回路
２４は、第１の入力が入力端子１１に接続され、出力が
ＰチャンネルトランジスタＩＰのゲートに接続された出
力否定アンド回路（ナンド相当）１６と、第１の入力端
子１１に接続され、出力がＮチャンネルトランジスタＩ
Ｎのゲートに接続された入力否定アンド回路（ノア相当
）１８と、制御入力端子１５とアンド回路１６の第２の
入力との間に接続されたインバータ１７とがらなる。ア
ンド回路１８の第２の入力は制御入力端子１５に直接接
続されている。

第７図のＭＯ３＋−ランジスタ出力回路の動作を第８図
に例示する各部のレベルをを参照して説明する。（ａ）
は入力端子１１に供給される入力信号のレベル、（ｂ）
は制御入力端子１５に供給される制御信号Ｃ８を示す。

（Ｃ）は点Ｐ１のレベルを示し、σ了である。これによ
って、点Ｐ２、Ｐ３のレベルは（ｄ）　、（ｅ）に示す
ようになる。点Ｐ　２　、Ｐ　３か共にＨレベルのｔ。

−ｔ、、ｔ３〜ｔ４の間ハ出力端了１２はＬレベルにな
り、Ｐ２、Ｐ３が共にＬレベルのｔ、〜ｔ２の間は出力
端子１２はＨレベルになるが、制御入力端子１５に供給
される制御信号Ｏ８がＬレベルのｔ２〜ｔ３の間は、点
Ｐ２のレベルはＨ１点Ｐ３のレベルはして、Ｌレベル出
力回路１、Ｈレベル出力回路２は共にオフになり、出力
端子１２は高インピーダンス（フローティング状態）に
なる。従って、制御入力端子１５に供給される制御信号
Ｃ８によって出力端子１２の状態を制御することができ
る。

第７図のＭＯ３＋−ランジスタ出力回路も入力信号の変
化に伴って出力信号がＬからＨｌあるいはＨからＬに変
化するときの駆動速度は極めて速く、しかも変化終了近
くては出力回路のオン抵抗Ｒ８Ｎが大きくなり過ぎるの
が防止され、リンギングの発生を抑圧することができる
。この出力回路においてもＮチャンネルトランジスタＩ
Ｎと２Ｎの入れ換え、ＰチャンネルトランジスタＩＰと
２Ｐの入れ換えが可能である。

〔発明の効果〕

以上の説明から明らかなように、この発明のＭＯＳトラ
ンジスタ出力回路においては、出力端ｒと接地電位点と
の間、出力端子とＶ　ＤＤ電源端子との間のいずれか一
方あるいは双方に第１の回路と第２の回路とを並列に接
続し、信号レベルの変化時に出力電圧か所定の論理レベ
ルに近づくまでは並列接続された双方の出力回路がオン
になって大きな電流駆動能力をもって出力電圧レベルを
急速に変化させ、出力電圧が上記所定の論理レベルに達
すると、上記並列接続された２個の回路のうちの一方が
オフになって出力回路のオン抵抗Ｒ８Ｎが低くなり過ぎ
るのを防止し、これによって電流駆動能力を制限し、容
量を含む負荷を高速駆動する場合にも出力電圧にリンギ
ングが発生ずるのを有効に防止することができ、負荷の
高速駆動とリンギングの抑圧を簡単な回路で同時に実現
できるという効果か得られる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例を示す回路図、第２図
は第１図の実施例の動作を説明するための特性図、第３
図は第１図の実例によって得られる出力電圧の変化の様
子を示す図、第４図はこの発明の第２の実施例を示す回
路図、第５図はこの発明の第３の実施例を示す回路図、
第６図は第５図の実施例の使用態様を示す概略構成図、
第７図は第１図の実施例の使用態様を示す回路図、第８
図は第７図の回路の動作を説明する図、第９図は従来の
ＭＯ３＋−ランジスタ出力回路の例を示す図、第１０図
は第９図の出力回路の動作を説明する等価回路図、第１
１図は第９図の従来の出力回路による出力電圧の変化の
様子を示す図である。１・・・Ｌレベル出力回路、２・・・Ｈレベル出力回路
、３・・・Ｖ　ｏｎ電源端子、１１・・入力端子、１２
・・・出力端子、ＩＮ・・・第１のＮチャンネルトラン
ジスタ、２Ｎ・・第２のＮチャンネルトランジスタ、３
Ｎ・・・第３のＮチャンネルトランジスタ、ＩＰ・・・
第１のＰチャンネルトランジスタ、２Ｐ・・・第２のＰ
チャンネルトランジスタ、３Ｐ・・・第３のＰチャンネ
ルトランジスタ。

Claims

【特許請求の範囲】

（１）出力端子と接地電位点との間に接続されたＬレベ
ル出力回路と、上記出力端子とＶ＿Ｄ＿Ｄ電源端子との
間に接続されたＨレベル出力回路とを具備し、上記Ｌレ
ベル出力回路は、ゲートが入力端子に接続された第１の
Ｎチャンネルトランジスタと、ゲートとドレインとが接
続された第２のＮチャンネルトランジスタとをドレイン
が上記出力端子側に、ソースが上記接地電位点側になる
ように直列接続してなる第１の回路と、ゲートが上記入
力端子に接続され、ドレインが上記出力端子に接続され
、ソースが上記接地電位点に接続された第３のＮチャン
ネルトランジスタからなる第２の回路との並列接続によ
って構成され、上記Ｈレベル出力回路は、ゲートが入力端子に接続され
た第１のＰチャンネルトランジスタと、ゲートとドレイ
ンとが接続された第２のＰチャンネルトランジスタとを
ドレインが上記出力端子側に、ソースが上記Ｖ＿Ｄ＿Ｄ
電源端子側になるように直列接続してなる第１の回路と
、ゲートが上記入力端子に接続され、ドレインが上記出
力端子に接続され、ソースが上記Ｖ＿Ｄ＿Ｄ電源端子に
接続された第２の回路との並列接続によって構成されて
いるＭＯＳトランジスタ出力回路。
（２）出力端子と接地電位点との間に接続されたＬレベ
ル出力回路と、上記出力端子とＶ＿Ｄ＿Ｄ電源端子との
間に接続されたＨレベル出力回路とを具備し、上記Ｌレ
ベル出力回路は、ゲートが入力端子に接続された第１の
Ｎチャンネルトランジスタと、ゲートとドレインとが接
続された第２のＮチャンネルトランジスタとをドレイン
が上記出力端子側に、ソースが上記接地電位点側になる
ように直列接続してなる第１の回路と、ゲートが上記入
力端子に接続され、ドレインが上記出力端子に接続され
、ソースが上記接地電位点に接続された第３のＮチャン
ネルトランジスタからなる第２の回路との並列接続によ
って構成されていることを特徴とするＭＯＳトランジス
タ出力回路。
（３）出力端子と接地電位点との間に接続されたＬレベ
ル出力回路と、上記出力端子とＶ＿Ｄ＿Ｄ電源端子との
間に接続されたＨレベル出力回路とを具備し、上記Ｈレ
ベル出力回路は、ゲートが入力端子に接続された第１の
Ｐチャンネルトランジスタと、ゲートとドレインとが接
続された第２のＰチャンネルトランジスタとをドレイン
が上記出力端子側に、ソースが上記Ｖ＿Ｄ＿Ｄ電源端子
側になるように直列接続してなる第１の回路と、ゲート
が上記入力端子に接続され、ドレインが上記出力端子に
接続され、ソースが上記Ｖ＿Ｄ＿Ｄ電源端子に接続され
た第３のＰチャンネルトランジスタからなる第２の回路
との並列接続によって構成されていることを特徴とする
ＭＯＳトランジスタ出力回路。
（４）出力端子と接地電位点との間に接続されたＬレベ
ル出力回路を具備し、上記Ｌレベル出力回路は、ゲートが入力端子に接続され
た第１のＮチャンネルトランジスタと、ゲートとドレイ
ンとが接続された第２のＮチャンネルトランジスタとを
ドレインが上記出力端子側に、ソースが上記接地電位点
側になるように直列接続してなる第１の回路と、ゲート
が上記入力端子に接続され、ドレインが上記出力端子に
接続され、ソースが上記接地電位点に接続された第３の
Ｎチャンネルトランジスタからなる第２の回路との並列
接続によって構成されていることを特徴とするオープン
ドレイン形ＭＯＳトランジスタ出力回路。
（５）出力端子とＶ＿Ｄ＿Ｄ電源端子との間に接続され
たＨレベル出力回路を具備し、上記Ｈレベル出力回路は、ゲートが入力端子に接続され
た第１のＰチャンネルトランジスタと、ゲートとドレイ
ンとが接続された第２のＰチャンネルトランジスタとを
ドレインが上記出力端子側に、ソースが上記Ｖ＿Ｄ＿Ｄ
電源端子側になるように直列接続してなる第１の回路と
、ゲートが上記入力端子に接続され、ドレインが上記出
力端子に接続され、ソースが上記Ｖ＿Ｄ＿Ｄ電源端子に
接続された第３のＰチャンネルトランジスタからなる第
２の回路との並列接続によって構成されていることを特
徴とするオープンドレイン形ＭＯＳトランジスタ出力回
路。