WO2001035532A1 - Integrierte digitalschaltung und verfahren zu deren betrieb - Google Patents

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WO2001035532A1
WO2001035532A1 PCT/DE2000/003981 DE0003981W WO0135532A1 WO 2001035532 A1 WO2001035532 A1 WO 2001035532A1 DE 0003981 W DE0003981 W DE 0003981W WO 0135532 A1 WO0135532 A1 WO 0135532A1
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voltage
transistor
digital circuit
signal
gradient
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Application number
PCT/DE2000/003981
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English (en)
French (fr)
Inventor
Dietrich Bonart
Christoph Werner
Original Assignee
Infineon Technologies Ag
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H03K17/163—Soft switching
    • H03K17/164—Soft switching using parallel switching arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

Definitions

  • the invention relates to an integrated digital circuit, that is to say a digital circuit which is arranged in a substrate, and to a method for its operation.
  • logical values for example zero and one
  • the digital circuit comprises switching elements, the function of which depends on the incoming logic value.
  • the logical values correspond to two different voltages. One voltage is above a threshold voltage and the other voltage is below the threshold voltage.
  • Switching element distinguishes the logical values in that a voltage is present at an input terminal of the switching element at which the logical values are received, which is above or below the threshold voltage.
  • Such a switching element is an inverter, for example.
  • the inverter When the logic value zero is received, the inverter generates the logic value one.
  • the inverter When the logical value one is received, the inverter generates the logical value zero.
  • the inverter consists, for example, of a p-channel transistor and an n-channel transistor, the gate electrodes of which are connected to the input terminal.
  • the p-channel transistor is connected between a high connection and an output connection.
  • the n-channel transistor is connected between the output terminal and a low terminal.
  • the p-channel transistor conducts and blocks the n-channel transistor or blocks the p-channel transistor and conducts or n-channel transistor, so that either the voltage present at the high connection or the voltage applied to the low-port setting circuit at concertan ⁇ .
  • the logical values are generated in succession with a certain clock frequency.
  • Current clock frequencies are between 10MHz and 1 GHz.
  • the voltage changes in a short time from the voltage which corresponds to the logical value zero or one to the voltage which corresponds to the logical value one or zero. If this voltage change takes place in a line that is adjacent to another line, a capacitive coupling produces an interference signal in the other line due to the voltage change on the line. So that the interference signal does not falsify the logical values that are transmitted in the other line, the interference signal must not lead to the threshold voltage being exceeded or undershot. Because integrated circuits are being produced with ever higher packing densities, strong crosstalk due to large capacitive coupling due to closely spaced lines is a major problem.
  • the object is achieved by a method for operating an integrated circuit arrangement in which switching elements, the function of which depends on whether a first logical value or a second logical value is received at a given time, are designed in such a way that they distinguish the logical values in that that at the given time a
  • a first voltage signal is generated after the second logical value has been transmitted in order to transmit the first logical value.
  • the first voltage signal runs through a line that is adjacent to another line. Starting from a smallest voltage, the time profile of the first voltage signal exhibits a first increase with an average first voltage gradient up to a first U switching voltage, which is in the range of the welding voltage, and then a second increase with an average second voltage gradient up to a largest Tension on.
  • the mean first voltage gradient is so large that a hypothetical reference signal that runs through the line and whose time course has an increase with the mean first voltage gradient from the lowest voltage to the highest voltage, a further reference signal by crosstalk of the reference signal from the line the further line, on which the smallest voltage is present, is generated which exceeds the welding voltage.
  • the mean second voltage gradient is so small that when the smallest voltage is present on the further line, a cross-talk of the first voltage signal from the line further voltage signal generated on the further line does not exceed the welding voltage.
  • the mean first voltage gradient is thus so large that, with an equally large mean second voltage gradient, the welding voltage on the further line was exceeded by crosstalk of the first voltage signal. Since the mean first voltage gradient is large, the welding voltage m is reached in the line in a comparatively short time, so that one of the switching elements which receives the first voltage signal of the first logic value recognizes the input of the first logic value in a very short time that it is the first logical value. The signal delay is therefore short.
  • the further voltage signal does not cause any falsification of the information by the fact that the welding voltage is exceeded on the further line and thereby the second logical value is converted into the first logical value.
  • the transmission of the first logical value after the transmission of the first logical value is not critical since no voltage change has to be generated.
  • the analog applies to the transmission of the second logical value after transmission of the second logical value.
  • the object is further achieved by an integrated digital circuit in which switching elements, the function of which depends on whether a first logical value or a second logical value is received at a given time, are designed in such a way that they differentiate the logical values in that the given a time a welding voltage is exceeded or not exceeded.
  • the integrated digital circuit has a driver circuit for generating a first voltage signal, with which the first logic value is transmitted after the second logic value has been transmitted, and the time profile of which shows a first increase starting from a smallest voltage with an average first voltage gradient up to a first Switching voltage, which is in the range of the welding voltage, and then has a second increase with a medium second voltage gradient up to a maximum voltage.
  • the integrated digital circuit has a line which is connected to the driver circuit in such a way that the first voltage signal can pass through the line. Another line is adjacent to the line.
  • the mean first voltage gradient is so large that a hypothetical reference signal which runs through the line and whose time profile has an increase with the mean first voltage gradient from the clamped voltage to the greatest voltage, another reference signal by crosstalk of the reference signal from the Line on the other line on which the lowest voltage is present, which exceeds the welding voltage.
  • the mean second voltage gradient is so small that when the lowest voltage is present on the further line, a further voltage signal generated by crosstalk of the first voltage signal from the line to the further line does not exceed the welding voltage.
  • the first rise takes place with an essentially constant voltage gradient, which is equal to the mean most voltage gradient, and the second increase with a substantially constant voltage gradient that is equal to the mean second voltage gradient.
  • the real time curve of the first voltage signal is preferably as similar as possible to the ideal time voltage curve.
  • the highest voltage corresponds to the first logic value and the lowest voltage corresponds to the second logic value. If the second value is transmitted after the transmission of the first value, a voltage change takes place from the greatest voltage to the lowest voltage, as a result of which the welding voltage falls below. If the greatest voltage is present on the other line at that time, a fault signal which is generated by the drop in the voltage should not lead to the welding line voltage falling below the other line, since otherwise the logic value one on the other line Line to logical value two was converted.
  • a second voltage signal is therefore preferably generated after the transmission of the first value for the transmission of the second value, the time profile of which, starting from the greatest voltage, has a first drop with the negative mean first voltage gradient up to a second switching voltage which is essentially equal to that is twice the welding voltage minus the first switching voltage, and then exhibits a second drop with the negative mean second voltage gradient down to the smallest voltage.
  • the logical values are transmitted, for example, with a certain clock frequency.
  • the clock frequency is, for example, between 0.5 GHz and 10 GHz.
  • the time course of the first voltage signal preferably consists of the first rise and the second rise.
  • the time course of the second voltage signal preferably consists of the first drop and the second drop.
  • the reciprocal of the duration of the first voltage signal and the reciprocal of the duration of the second voltage signal are each equal to the clock frequency.
  • the second mean voltage gradient is therefore preferably so large that the greatest or the smallest voltage is reached just at the end of a clock cycle (reciprocal of the clock frequency).
  • the highest or lowest voltage is reached before the end of the clock cycle.
  • the time course of the first voltage signal consists, for example, of the first rise, the second rise and a plateau in which the voltage does not change.
  • the analog applies to the second voltage signal.
  • the mean first voltage gradient is as large as possible. A gradient of approximately 0.03 volts per picosecond can currently be achieved.
  • the mean second voltage gradient is preferably smaller by a factor of 2 to 10 than the mean first voltage gradient.
  • the time for the first rise is between 10 ps (picosecond) and 100 ps.
  • the time for the first drop is between 10 ps and 100 ps.
  • the time for the second increase is between 50 ps and 500 ps.
  • the time for the second drop is between 50 ps and 500 ps.
  • the first switching voltage preferably deviates no more than 20% of the welding voltage from the welding voltage.
  • the first switchover voltage is preferably not less than the welding voltage, since the welding voltage is then quickly exceeded or undershot.
  • the first switching voltage is, for example, equal to the welding voltage. In this case, the first switching voltage is equal to the second switching voltage.
  • the welding voltage deviates from the sum of the smallest voltage and half the difference between the largest voltage and the smallest voltage, preferably at most up to 30 percent of the largest voltage. For example, the welding voltage deviates up to 0.3 volts from the sum of the lowest voltage and half the difference between the highest voltage and the lowest voltage.
  • the welding voltage is, for example, the sum of the smallest voltage and half the difference between the largest voltage and the smallest voltage.
  • the welding voltage is therefore in the middle between the highest voltage and the lowest voltage.
  • the lowest voltage is zero volts.
  • the greatest voltage is, for example, equal to a voltage of the digital circuit which, for example, carries between 0.75 volts and 3.3 volts.
  • the driver circuit is, for example, one of the switching elements whose function depends on the incoming logic value. For example, the driver circuit detects whether the first logical value or the second logical value is received and generates the same or the opposite logical value.
  • the driver circuit has, for example, a first transistor, a first voltage drop element and a second transistor.
  • the first voltage drop element and the first transistor are connected in series.
  • the first voltage drop element and the first transistor are connected in parallel to the second transistor.
  • the first voltage drop element is characterized by the fact that it is designed in such a way that it essentially blocks as long as a voltage which drops overall at the first voltage drop element and at the first transistor is less than the greatest voltage minus the first Switching voltage is.
  • the second transistor is connected, for example, between a connection at which the greatest voltage is present and an output connection at which the lowest voltage is present.
  • the voltage at the output terminal rises from the smallest voltage EIS essentially to the highest voltage.
  • the first voltage drop element essentially blocks when there is a small voltage difference between the output terminal and the terminal, current essentially flows only through the second transistor after the first switching voltage at the output terminal is exceeded. In contrast, current flows through both the first transistor and the second transistor before the first switching voltage is exceeded at the output connection. This means that the rise in voltage at the output terminal bs for the first change switching voltage is steep and is flat from the first switching voltage.
  • the first transistor and the second transistor In order to increase the difference in the voltage rise before and after the first switchover voltage, it is advantageous to design the first transistor and the second transistor such that the current through the first transistor is greater than through the second transistor with the same voltage drop across the transistors ,
  • a current between 0.1 ⁇ A and 0.4 ⁇ A flows through the second transistor and a current between 0.5 ⁇ A and 1 ⁇ A through the first transistor.
  • the output connector is connected to the line.
  • the first voltage drop element can be connected between the connection and the first transistor or between the first transistor and the output connection.
  • the first transistor and the second transistor are p-channel MOS transistors or n-channel MOS transistors.
  • the driver circuit can have a low connection, a high connection and an input connection.
  • the second transistor is connected between the high connection and the output connection.
  • the first transistor and the second transistor are p-channel transistors.
  • the driver circuit can have an n-channel transistor which, as in the prior art, is connected between the output terminal and the low terminal.
  • the first diode is switched so that it is polarized to the high terminal hm m blocking direction.
  • the second voltage drop element in this case is also a second diode which is polarized in the reverse direction to the output connection hm.
  • the first diode is preferably connected between the first transistor and the output terminal.
  • the second diode is preferably connected between the second transistor and the output terminal.
  • the first voltage drop element is, for example, a first Zener diode, the cutoff voltage of which is reached in the reverse direction when the greatest voltage minus the first switching voltage drops across the first Zener diode and the first transistor.
  • the first zener diode is switched so that it is polarized in the reverse direction towards the output connection.
  • the second voltage drop element is a second zener diode, which is connected to the low terminal hm m in the reverse direction.
  • the first voltage drop element is, for example, a fifth transistor, the gate electrode of which is short-circuited to one of its source / Dra regions to which the first transistor is connected.
  • the fifth transistor is a p-channel MOS transistor and is designed in such a way that its threshold voltage is equal to the sum of the first switching voltage and the voltage which drops across the first transistor when the greatest voltage overall at the fifth transistor and the first transistor minus the first switching voltage, minus the greatest voltage.
  • the current-limiting element represents a barrier for the charge carriers, which can only be overcome by means of diffusion. Compared to a MOS transistor without a current-limiting element, the current through the transistor is much smaller for such voltage drops.
  • the voltage drop between the drain region and the source region is so great that the pinch-off point is between the current-limiting element and the source region, the charge carriers are injected from the inversion layer before the current-limiting element is reached injected out. Since the charge carriers reach the drain region by means of diffusion from the pinch-off point, the current-limiting element for such voltage drops hardly represents an obstacle for the charge carriers.
  • the reduction in current is compared to a MOS transistor without a current-limiting element low with such voltage drops.
  • the first MOS transistor is connected, for example, between a high connection, to which the greatest voltage is present, and an output connection, to which the lowest voltage is present. If the first MOS transistor is opened by suitable control of its gate electrode, the voltage at the output terminal rises from the lowest voltage to the first
  • the distance of the part of the current-limiting element from the gate electrode is, for example, between 10 nm and 30 nm if it has a dielectric constant of between 3 and 4 and a dopant concentration of the channel region which is doped with a second conductivity type opposite to the first conductivity type, between 10 17 cm -3 and 10 19 cm “3 .
  • the partial route is, for example, between 5 and 50 times smaller than the total route.
  • the section in the region of the part of the current-limiting element that the charge carriers cover when flowing is, for example, between 5 nm and 100 nm long. In this case, the total distance that the charge carriers travel when flowing from the source region to the drain region is between 20 nm and 200 nm long.
  • the current limiting element can adjoin the drain region and be spaced apart from the source region.
  • the smaller the distance between the current-limiting element and the source region the greater the difference between the greatest voltage and the first switching voltage , that is the larger one along the total distance duri ⁇ Fende dimension of the current-limiting element.
  • the current limiting element can be arranged anywhere between the source region and the drain region.
  • the source region and the channel region adjoin a flat surface of a substrate and are arranged in the substrate.
  • the gate electrode is arranged on the surface of the substrate.
  • the current-limiting element is arranged in a recess in the substrate extending from the surface.
  • the drain region can also essentially adjoin the surface of the substrate. If the surface of the substrate is a main surface of the substrate, then it is a planar MOS transistor.
  • the surface is a lateral surface which is formed by a further depression which starts from the main surface of the substrate.
  • it is a vertical MOS transistor.
  • the source region and the drain region can also be arranged in such a way that a separating recess, which extends from the main surface of the substrate, is arranged between them.
  • the gate electrode is arranged in the separating depression, so that the channel region is U-shaped.
  • the current-limiting element can also be arranged above the surface of the substrate.
  • the current-limiting element can consist of insulating material.
  • the current-limiting element consists of SiO 2 or silicon nitride.
  • the current-limiting element can be staltet as a doped region being ⁇ which is doped of the second conductivity type and a higher impurity concentration of skill type by the second routing ⁇ doping ions having, as the channel region.
  • the current-limiting element has a dopant concentration of about 10 19 cm -3 .
  • the channel region can be doped with the second conductivity type, undoped or weakly doped with the first conductivity type.
  • the source region and the drain region can each have a highly doped region and a low-doped region, the low-doped regions in each case adjoining the channel region.
  • the first MOS transistor can be a p-channel MOS transistor.
  • the driver circuit can also have a second MOS transistor, which is designed like the first MOS transistor, but is an n-MOS channel transistor and in which the smallest voltage drop, from which the pinch-off point between the see current-limiting element and the source region is equal to the difference between the second switching voltage and the smallest voltage.
  • the second MOS transistor is connected between the output terminal and a low terminal.
  • the drain regions of the MOS transistors are connected to the output terminal.
  • Gate electrodes of the first MOS transistor and the second MOS transistor are connected to an input terminal.
  • the second MOS transistor blocks and conducts the first MOS transistor. Lies ⁇ C t *
  • a fourth transistor a second diode, an input terminal, a low terminal, a high terminal and an output terminal which is connected to a line. Another line is also shown.
  • Figure 3 shows the circuit diagram of an inverter according to the prior art.
  • FIG. 4 shows idealized time profiles of a first one
  • Figure 5 shows the temporal courses of the first
  • FIG. 6 shows the circuit diagram of a second driver circuit with a first transistor, a second transistor, a first Zener diode, a third transistor, a fourth transistor, a second Zener diode, an output connection, a high connection, a low connection and an input connection ,
  • FIG. 7 shows the circuit diagram of a third driver circuit with a first transistor, a second transistor, a third transistor, a fourth transistor, a fifth transistor, a sixth transistor, a high connection, a low connection, an input connection and an output connection.
  • FIG. 8a shows the circuit diagram of a fourth driver circuit with a first MOS transistor, a second MOS transistor Transistor, a high terminal, a low terminal, an input terminal and an output terminal.
  • FIG. 8b shows a cross section through a substrate in which the first MOS transistor is arranged.
  • a first integrated digital circuit which has a first driver circuit.
  • the first driver circuit has a first transistor 1, a second transistor 2, a third transistor 3, a fourth transistor 4, a first diode 5 and a second diode 6 (see FIG. 2).
  • Gate electrodes of the first transistor 1, the second transistor 2, the third transistor 3, and the fourth transistor 4 are connected to an input terminal El.
  • the first transistor 1 and the first diode 5 are connected in series and between a high terminal H1 and an output terminal AI.
  • the first transistor 1 and the first diode 5 are connected in parallel to the second transistor 2, so that the second transistor is connected between the high terminal H1 and the output terminal AI (see FIG. 2).
  • the third transistor 3 and the second diode 6 are connected in series and between the output terminal AI and a low terminal L1. Furthermore, the third transistor 3 and the second diode 6 are connected in parallel to the fourth transistor 4, so that the fourth transistor 4 is connected between the output terminal AI and the low terminal L1 (see FIG. 2).
  • the first diode 5 is polarized in the blocking direction towards the high terminal H1.
  • the first diode 5 is connected between the output terminal AI and the first transistor 1.
  • the second diode 6 is in the reverse direction to the output terminal AI polt.
  • the second diode 6 is connected between the output terminal AI and the third transistor 3.
  • the first transistor 1 and the second transistor 2 are p-channel transistors.
  • the third transistor 3 and the fourth transistor 4 are n-channel MOS transistors.
  • the first driver circuit is connected to a line W1 via the output connection AI.
  • Another line W1 'of the first integrated digital circuit runs parallel to line L1.
  • the channel length of the first transistor 1, the second transistor 2, the third transistor 3 and the fourth transistor 4 are all 0.12 ⁇ m long.
  • a channel width of the first transistor 1 is 130 ⁇ m.
  • a channel width of the second transistor 2 is 13 ⁇ m.
  • a channel width of the third transistor 3 is 65 ⁇ m.
  • a channel width of the fourth transistor 4 is 6.5 ⁇ m.
  • the high connection is kept constant at a maximum voltage, which is equal to an operating voltage.
  • the operating voltage is 1.5 volts.
  • the low connection is kept constant at a minimum voltage, which is zero volts.
  • the first integrated digital circuit is operated at a clock frequency of approximately 3 GHz. With the first driver circuit, logical values with a frequency of approx. 3 GHz are received. A logic value zero is represented by the lowest voltage. A logic value one is represented by the greatest voltage. CO l IV> IV) P> P 1
  • N cn rt cn OP ⁇ a ⁇ rt J C ⁇ tv> ⁇ ⁇ ⁇ P- cn tr cn cn PP C ⁇ rt ⁇ rt tr ⁇ P P- P- tr P ⁇ ⁇ pi TJ 3 P- P C ⁇ C ⁇ cn ⁇ P- rt rt C ⁇ cn p- P- pi P- p- N 3 3 ⁇ -> cn a P 1 P pi ) 0 TJ rt TJ P- cn ⁇ ⁇ P tr ⁇ ;
  • the time profile of the first voltage signal exhibits a first increase with a first voltage gradient up to half the operating voltage.
  • the time course then has a second increase with a constant second voltage gradient up to the operating voltage.
  • the second voltage gradient is smaller than the first voltage gradient.
  • the first voltage signal which runs through the line Wl generates due to capacitive coupling in the further line Wl 'a first part of a further voltage signal.
  • the first part of the further voltage signal should not exceed half the operating voltage, since otherwise the logic value zero, which runs through the further line W1 ', would be converted into the logic value one.
  • the coupling capacity is the coupling capacity
  • Figure 4 shows with the first part of the curve, which is denoted by b, the time course of the first part of the CO CO IV) IV) P "P »
  • the idealized temporal course of the reference signal consists of an increase from zero volts to the operating voltage with the first voltage gradient, a plateau with the operating voltage, a drop with the negative first voltage gradient from the operating voltage to zero volts and a plateau with zero volts.
  • the curve labeled d represents another reference signal which is generated by crosstalk of the reference signal from line W to an adjacent line W 'with a capacitive coupling of 75fF between the two lines W, W' , Since the voltage rises steeply from zero volts to the operating voltage, the further reference signal exceeds half the operating voltage, that is to say the welding voltage US, so that a logical zero in the further line W 'is converted to a logical one on the basis of the further reference signal and thus the information is falsified.
  • FIG. 5 shows the curve, which is denoted by c N , of the real time profile of the reference signal of the inverter according to the prior art.
  • a second integrated digital circuit with a second driver circuit has a first transistor 11, a second transistor 12, a third transistor 13, a fourth transistor 14, a first Zener diode 15 and a second Zener diode 16 (see FIG. 6).
  • the first transistor 11 and the first Zener diode 15 are connected in series and between an output terminal A2 and a high terminal H2.
  • the second transistor 12 is connected between the high terminal H2 and the output terminal A2.
  • the first Zener diode 15 is polarized in the blocking direction towards the output terminal A2.
  • the first transistor 11 and the second transistor 12 are p-channel MOS transistors.
  • the third transistor 13 and the fourth transistor 14 are n-channel MOS transistors
  • the third transistor 13 and the second zener diode 16 are connected in series and between the output terminal A2 and a low terminal L2.
  • the fourth transistor 14 is connected between the output terminal A2 and the low terminal L2.
  • the second zener diode 16 is polarized in the reverse direction to the low connection L2.
  • Gate electrodes of the first transistor 11, the second transistor 12, the third transistor 13 and the fourth transistor 14 are connected to an input terminal E2.
  • the first zener diode 15 is connected between the first transistor 11 and the output terminal A2.
  • the second zener diode 16 is connected between the third transistor 13 and the output terminal A2.
  • the first Zener diode 15 is designed in such a way that its cut-off voltage in the reverse direction is reached when half of the operating voltage drops across the first Zener diode 15 and the first transistor 11. The same applies to the second zener diode 16.
  • the second integrated digital circuit can be operated like the first integrated digital circuit.
  • a third integrated digital circuit with a third driver circuit has a first transistor 21, a second transistor 22, a third transistor 23, a fourth transistor 24, a fifth
  • Transistor 25 and a sixth transistor 26 on (see Figure 7).
  • the first transistor 21 and the fifth transistor 25 are connected in series and between an output terminal A3 and a high terminal H3.
  • the second transistor 22 is connected between the output terminal A3 and the high terminal H3.
  • the first transistor 21, the second transistor 22 and the fifth transistor 25 are p-channel MOS transistors.
  • the third transistor 23 and the sixth transistor 26 are connected in series and between the output terminal A3 and a low terminal L3.
  • the fourth transistor 24 is connected between the output terminal A3 and the low terminal L3.
  • the third transistor 23, the fourth transistor 24 and the sixth transistor 26 are n-channel MOS transistors.
  • Gate electrodes of the first transistor 21, the second transistor 22, the third transistor 23 and the fourth transistor 24 are connected to an input terminal E3.
  • the fifth transistor 25 is connected between the high terminal A3 and the first transistor 21.
  • a gate electrode of the fifth transistor 25 is connected to a source / drain region of the fifth transistor 25, which is connected to the first transistor 21.
  • the threshold voltage of the fifth transistor 25 is equal to the negative half of the operating voltage.
  • the sixth transistor 26 is connected between the low terminal L3 and the third transistor 23.
  • a gate electrode of the sixth transistor 26 is connected to a source / drain region of the sixth transistor 26, which is connected to the third transistor 23.
  • the threshold voltage of the sixth transistor 26 is equal to half the operating voltage.
  • a fourth inte grated ⁇ digital circuit is provided with a fourth drive circuit.
  • the fourth driver circuit has a first MOS transistor 31, which is a p-channel transistor, and a second MOS transistor 32, which is an n-channel transistor (see FIG. 8a).
  • the first MOS transistor 31 is connected between an output terminal A4 and a high terminal H4.
  • the second MOS transistor 32 is connected between the output terminal A4 and a low terminal L4.
  • Gate electrodes of the first MOS transistor 31 and the second MOS transistor 32 are connected to an input terminal E4.
  • a drain region of the first MOS transistor 31 and a drain region of the second MOS transistor 32 are connected to the output terminal A4.
  • the first MOS transistor 31 is a planar transistor. A source region S, a channel region KA and a drain region D of the first MOS transistor 31 are in a substrate C.
  • a current-limiting element Q made of SiO 2 is arranged in the channel region and adjoins a gate dielectric GD, which separates the channel region from the gate electrode GA arranged above it, and the drain region D.
  • the drain region D and the source region S have a depth of approximately 150 nm in the substrate C.
  • the current-limiting element Q has a depth of approximately 20 nm in the substrate C.
  • a lower part of the current-limiting element Q consequently has a distance from the gate electrode GA which is approximately 23 nm.
  • the distance between the source region S and the current-limiting element Q is approximately 100 nm.
  • the distance between the source region S and the drain region D that is to say the channel length, is approximately 120 nm.
  • the second MOS transistor 32 is constructed analogously to the first MOS transistor 31, with the difference that the conductivity types are interchanged.
  • the fourth integrated digital circuit can be operated to generate logical values like the first integrated digital circuit.

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Abstract

Mit Hilfe einer Treiberschaltung wird zur Übermittlung eines ersten logischen Werts nach Übermittlung eines zweiten logischen Werts ein erstes Spannungssignal (a) erzeugt, das durch eine Leitung läuft, die zu einer weiteren Leitung benachbart ist. Zur Vermeidung von zu starkem Übersprechen des ersten Spannungssignals (a) auf die weitere Leitung ist der zeitliche Verlauf des ersten Spannungssignals (a) derart, dass er im wesentlichen bis zu einer Schwellspannung (US), die der Unterscheidung der beiden logischen Werte dient, steil ansteigt und anschliessend bis zur eigentlichen Spannung (UG), die den ersten logischen Wert repräsentiert, flach ansteigt.

Description

Beschreibung
Integrierte Digitalschaltung und Verfahren zu deren Betrieb.
D e Erfindung betrifft eine integrierte Digitalschaltung, das heißt eine Digitalschaltung, die m einem Substrat angeordnet ist, und ein Verfahren zu deren Betrieb.
In einer Digitalschaltung werden logische Werte, zum Beispiel Null und Eins, miteinander verknüpft und verarbeitet. Zu diesem Zweck umfaßt die Digitalschaltung Schaltelemente, deren Funktion vom eingehenden logischen Wert abhangt. Den logi- scnen Werten entsprecnen zwei verschiedene Spannungen. Die eine Spannung liegt oberhalb einer Schwellspannung und die andere Spannung liegt unterhalb der Schwellspannung. Das
Schaltelement unterscheidet die logischen Werte dadurch, daß an einem Eingangsanschluß des Schaltelements, an dem die logischen Werte eingehen, eine Spannung anliegt, die oberhalb oder unterhalb der SchwellSpannung liegt.
Ein solches Schaltelement ist beispielsweise ein Inverter. Bei Eingang des logischen Werts Null erzeugt der Inverter den logischen Wert Eins. Bei Eingang des logischen Werts Eins erzeugt der Inverter den logischen Wert Null.
Der Inverter besteht beispielsweise aus einem p-Kanal- Transistor und einem n-Kanal-Transistor, deren Gateelektroden mit dem Eingangsanschluß verbunden sind. Der p-Kanal- Transistor ist zwischen einem High-Anschluß und einem Aus- gangsanschluß geschaltet. Der n-Kanal-Transistor ist zwischen dem Ausgangs nschluß und einem Low-Anschluß geschaltet. Je nachdem ob am Emgangsanscnluß eine Spannung oberhalb oder unterhalb der Schwellspannung liegt, leitet der p-Kanal- Transistor und sperrt der n-Kanal-Transistor oder sperrt der p-Kanal-Transistor und leitet oer n-Kanal-Transistor, so daß sich entweder die Spannung, die am High-Anschluß anliegt oder die Spannung, die am Low-Anschluß anliegt, am Ausgangsan¬ schluß einstellt.
In der Regel werden die logischen Werte mit einer bestimmten Taktfrequenz hintereinander erzeugt. Derzeitige Taktfrequenzen liegen zwischen 10MHz und 1 GHz.
Folgt auf eine logische Null eine logische Eins oder umgekehrt, so ändert sich die Spannung in kurzer Zeit von der Spannung, die dem logischen Wert Null bzw. Eins entspricht zur Spannung, die dem logischen Wert Eins bzw. Null entspricht. Findet diese Spannungsänderung in einer Leitung statt, die zu einer anderen Leitung benachbart ist, so entsteht in der anderen Leitung durch kapazitive Kopplung ein Störsignal aufgrund der Spannungsänderung an der Leitung. Damit das Störsignal die logischen Werte, die in der anderen Leitung übermittelt werden, nicht verfälscht, darf das Störsignal nicht zu einer Über- bzw. Unterschreitung der Schwellspannung führen. Da integrierte Schaltungen mit immer höheren Packungsdichten erzeugt werden, stellt starkes Übersprechen durch große kapazitive Kopplung aufgrund eng beieinanderliegender Leitungen ein großes Problem dar.
In A. B. Kahng et al, "Interconnect Tuning Strategies for High-Performance ICs", Proc. Design, Automation and Testing in Europe, Paris, February 1998, werden Möglichkeiten beschrieben, wie zu starkes Übersprechen zwischen zueinander benachbarten Leitungen bei Übermittlung von logischen Werten vermieden werden kann. Beispielsweise sind zwischen zwei Lei- tungen, die zur Übermittlung von logischen Werten dienen, geerdete Abschirmleitungen angeordnet. Durch die Abschirmiei- tungen wird die kapazitive Kopplung zwischen den Leitungen, in denen die logischen Werte übermittelt werden, verringert. Eine weitere Möglichkeit besteht im Einsatz von sogenannten Repeaterbausteinen, die die zu den logischen Werten zugehörigen Spannungen wieder auffrischen. Beide Möglichkeiten erfordern einen erhöhten Platzbedarf. Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Betrieb einer integrierten Schaltungsanordnung mit im Vergleich zum Stand der Technik kleinem Platzbedarf anzugeben, bei der Information in Form von logischen Werten durch Übersprechen nicht verfälscht wird. Ferner soll eine integrierte Digitalschaltung angegeben werden, mit der ein solches Verfahren durchgeführt werden kann.
Die Aufgabe wird gelöst durch ein Verfahren zum Betrieb einer integrierten Schaltungsanordnung, bei der Schaltelemente, deren Funktion davon abhängt, ob zu einer gegebenen Zeit ein erster logischer Wert oder ein zweiter logischer Wert eingeht, derart ausgestaltet sind, daß sie die logischen Werte dadurch unterscheidet, daß zu der gegebenen Zeit eine
Schweilspannung überschritten wird oder nicht überschritten wird. Beim Verfahren wird nach Übermittlung des zweiten logischen Werts zur Übermittlung des ersten logischen Werts ein erstes Spannungssignal erzeugt. Das erste Spannungssignal läuft durch eine Leitung, die zu einer weiteren Leitung benachbart ist. Der zeitliche Verlauf des ersten Spannungssignals weist ausgehend von einer kleinsten Spannung einen ersten Anstieg mit einem mittleren ersten Spannungsgradienten bis zu einer ersten U schalt-Spannung, die im Bereich der Schweilspannung liegt, und anschließend einen zweiten Anstieg mit einem mittleren zweiten Spannungsgradienten bis zu einer größten Spannung auf. Der mittlere erste Spannungsgradient ist so groß, daß ein hypothetisches Referenzsignal, das durch die Leitung läuft und dessen zeitlicher Verlauf einen Anstieg mit dem mittleren ersten Spannungsgradienten von der kleinsten Spannung bis zur größten Spannung aufweist, ein weiteres Referenzsignal durch Übersprechen des Referenzsignals von der Leitung auf die weitere Leitung, auf der die kleinste Spannung anliegt, erzeugt, das die Schweilspannung überschreitet. Der mittlere zweite Spannungsgradient ist so klein, daß, wenn an der weiteren Leitung die kleinste Spannung anliegt, ein durch übersprechen des ersten Spannungssignals von der Lei- tung auf die weitere Leitung erzeugtes weiteres Spannungs- signal die Schweilspannung nicht überschreitet.
Der mittlere erste Spannungsgradient ist also so groß, daß oei gleichgroßem mittleren zweiten Spannungsgradient durch Übersprechen des ersten Spannungssignals die Schweilspannung an der weiteren Leitung überschritten werden wurde. Da der mittlere erste Spannungsgradient groß ist, wird oei der Leitung die Schweilspannung m vergleichsweise kurzer Zeit er- reicht, so daß eines der Schaltelemente, bei dem das erste Spannungssignal des ersten logischen Werts eingeht, in sehr Kurzer Zeit nacn Eingang des ersten logischen Werts erkennt, daß es sich um den ersten logischen Wert handelt. Die Signal- verzogerung ist also kurz.
Ein zu großes Übersprechen, durch das die Information verfälscht wird, wird verhindert, da der mittlere zweite Span- nungsgradient, das heißt die Spannungsanderung nach der ersten Umschalt-Spannung, klein st. Der durch den mittleren zweiten Spannungsgradienten erzeugte Teil des weiteren Spannungssignals weist folglich nur einen geringen Anstieg oder sogar einen Abfall auf, so daß die Schweilspannung bei der weiteren Leitung nicht überschritten wird.
Wird also bei der weiteren Leitung zur selben Zeit der zweite logische Wert übermittelt, zu der in der Leitung der erste logische Wert übermittelt wird, verursacht das weitere Span- nungsSignal keine Verfälschung der Information dadurch, daß an der weiteren Leitung die Schweilspannung überschritten wird und dadurch der zweite logische Wert m den ersten logi- scnen Wert umgewandelt wird.
Unkritisch ist die Übermittlung des ersten logiscnen Werts nach Übermittlung des ersten logischen Werts, da keine Span- nungsanderung erzeugt werden muß. Das Analoge gilt für die Übermittlung des zweiten logischen Werts nach Übermittlung αes zweiten logiscnen Werts. Die Aufgabe wird ferner gelöst durch eine integrierte Digitalschaltung, bei der Schaltelemente, deren Funktion davon abhangt, ob zu einer gegebenen Zeit ein erster logischer Wert oder ein zweiter logischer Wert eingeht, derart ausgestaltet sind, daß sie die logischen Werte dadurch unterscheidet, daß zu der gegebenen Zeit eine Schweilspannung überschritten wird oder nicht überschritten wird. Die integrierte Digitalschaltung weist eine Treiberschaltung zur Erzeugung eines ersten Spannungssignals, mit dem nach Übermittlung des zweiten logischen Werts der erste logische Wert übermittelt wird, und dessen zeitlicher Verlauf einen ersten Anstieg ausgehend von einer kleinsten Spannung mit einem mittleren ersten Span- nungsgradienten bis zu einer ersten Umschalt-Spannung, die im Bereich der Schweilspannung liegt, und anschließend einen zweiten Anstieg mit einem mittleren zweiten Spannungsgradien- ten bis zu einer größten Spannung aufweist. Die integrierte Digitalschaltung weist eine Leitung auf, die mit der Treiberschaltung derart verbunden ist, daß das erste Spannungssignal durch die Leitung durchlaufen kann. Der Leitung ist eine weitere Leitung benachbart. Der mittlere erste Spannungsgradient ist so groß, daß ein hypothetisches Referenzsignal, das durch die Leitung läuft und dessen zeitlicher Verlauf einen Anstieg mit dem mittleren ersten Spannungsgradienten von der klem- sten Spannung bis zur größten Spannung aufweist, ein weiteres Referenzsignal durch Übersprechen des Referenzsignals von der Leitung auf die weitere Leitung, auf der die kleinste Spannung anliegt, erzeugt, das die Schweilspannung überschreitet. Der mittlere zweite Spannungsgradient ist so klein, daß, wenn an der weiteren Leitung die kleinste Spannung anliegt, ein durch übersprechen des ersten Spannungssignals von der Leitung auf die weitere Leitung erzeugtes weiteres Spannungssignal die Schweilspannung nicht überschreitet.
Bei einem idealen zeitlichen Verlauf des ersten Spannungssignals erfolgt der erste Anstieg mit einem im wesentlichen konstanten Spannungsgradienten, der gleich dem mittleren er- sten Spannungsgradient ist, und der zweite Anstieg mit einem im wesentlichen konstanten Spannungsgradienten, der gleich dem mittleren zweiten Spannungsgradient ist.
Vorzugsweise ist der reale zeitlicne Verlauf des ersten Ξpan- nungssignals möglichst ähnlich zum idealen zeitlichen Spannungsverlauf.
Die größte Spannung entspricht dem ersten logischen Wert, und d e kleinste Spannung entspricht dem zweiten logischen Wert. Wird nach Übermittlung des ersten Werts der zweite Wert übermittelt, so findet eine Spannungsanderung von der größten Spannung zur kleinsten Spannung statt, wodurch die Schweilspannung unterschritten wird. Liegt zu der Zeit an der weite- ren Leitung die größte Spannung an, so sollte ein Storsignal, das durch den Abfall der Spannung erzeugt wird, nicht zu einem Unterschreiten der Schweilspannung an der weiteren Leitung fuhren, da sonst der logische Wert Eins an der weiteren Leitung zum logischen Wert Zwei umgewandelt werden wurde.
Vorzugsweise wird also nach Übermittlung des ersten Werts zur Übermittlung des zweiten Werts ein zweites Spannungssignal erzeugt, dessen zeitlicher Verlauf ausgehend von der größten Spannung einen ersten Abfall mit dem negativen mittleren er- sten Spannungsgradienten bis zu einer zweiten Umschalt- Spannung, die m wesentlichen gleich der doppelten Schweilspannung abzüglich der ersten Umschalt-Spannung ist, und anschließend einen zweiten Abfall mit dem negativen mittleren zweiten Spannungsgradienten bis zur kleinsten Spannung auf- weist.
Wie bei der Übermittlung des ersten Werts wiro bei der Uner- mit lung des zweiten Werts nach relativ kurzer Zeit aufgrund des großen negativen mittleren ersten Spannungsgradienten die Scnwellspannung unterschritten. Trotzdem wird die Schweilspannung in der weiteren Leitung aufgrund des kleinen negati- ven mittleren zweiten Spannungsgradienten nicht unterschritten.
Die logischen Werte werden beispielsweise mit einer bestimm- ten Taktfrequenz übermittelt. Die Taktfrequenz liegt beispielsweise zwischen 0.5 GHz und 10 GHz.
Der zeitliche Verlauf des ersten Spannungssignals besteht vorzugsweise aus dem ersten Anstieg und dem zweiten Anstieg. Der zeitliche Verlauf des zweiten Spannungssignals besteht vorzugsweise aus dem ersten Abfall und dem zweiten Abfall. Der Kehrwert der Dauer des ersten Spannungssignals und der Kehrwert der Dauer des zweiten Spannungssignals sind jeweils gleich der Taktfrequenz. Der zweite mittlere Spannungsgra- dient ist also vorzugsweise so groß, daß gerade am Ende eines Taktzyklus (Kehrwert der Taktfrequenz) die größte bzw. die kleinste Spannung erreicht wird.
Alternativ wird die größte bzw. kleinste Spannung bereits vor Ende des Taktzyklus erreicht. In diesem Fall besteht der zeitliche Verlauf des ersten Spannungssignals beispielsweise aus dem ersten Anstieg, dem zweiten Anstieg und einem Plateau, bei dem sich die Spannung nicht ändert. Das Analoge gilt für das zweite Spannungssignal.
Der mittlere erste Spannungsgradient ist möglichst groß. Derzeit läßt sich ein Gradient von ca. 0.03 Volt pro Picosekunde erreichen.
Vorzugsweise ist der mittlere zweite Spannungsgradient um einen Faktor 2 bis 10 kleiner als der mittlere erste Spannungsgradient.
Die Zeit für den ersten Anstieg beträgt beispielsweise zwi- sehen 10 ps (Picosekunde) und 100 ps . Die Zeit für den ersten Abfall beträgt beispielsweise zwischen 10 ps und 100 ps. Die Zeit für den zweiten Anstieg beträgt beispielsweise zwischen 50 ps und 500 ps . Die Zeit für den zweiten Abfall betragt beispielsweise zwischen 50 ps und 500 ps .
Damit die Schweilspannung an der Leitung m möglichst kurzer Zeit über- bzw. unterschritten wird, und zugleich die Information m der weiteren Leitung nicht verfälscht wird, weicht die erste Umschalt-Spannung vorzugsweise nicht ehr als 20% der Schweilspannung von der Schweilspannung ab.
Vorzugsweise ist die erste Umschalt-Spannung nicht kleiner als die Schweilspannung, da so die Schweilspannung am schnellstens über- bzw. unterschritten wird.
Die erste Umschalt-Spannung ist beispielsweise gleich der Schweilspannung. In diesem Fall ist die erste Umschalt- Spannung gleich der zweiten Umschalt-Spannung.
Die Schweilspannung weicht von der Summe aus der kleinsten Spannung und der Hälfte der Differenz zwischen der größten Spannung und der kleinsten Spannung vorzugsweise höchstens bis zu 30 Prozent der größten Spannung ab. Beispielsweise weicht die Schweilspannung bis zu 0.3 Volt von der Summe aus der kleinsten Spannung und der Hälfte der Differenz zwischen der größten Spannung und der kleinsten Spannung ab.
Die Schweilspannung ist beispielsweise gleich der Summe aus der kleinsten Spannung und der Hälfte der Differenz zwischen der größten Spannung und der kleinsten Spannung. Die Schweilspannung liegt also m der Mitte zwischen der größten Span- nung und der kleinsten Spannung.
Die kleinste Spannung betragt zum Beispiel Null Volt. Die größte Spannung ist beispielsweise gleich einer Betπeosspan- nung der Digitalschaltung, die zum Beispiel zwischen 0.75 Volt und 3.3 Volt Joetragt. Die Treiberschaltung ist beispielsweise eines der Schaltelemente, deren Funktion vom eingehenden logischen Wert abhangt. Beispielsweise erkennt d e Treiberschaltung, ob der erste logische Wert oder der zweite logische Wert eingeht und erzeugt denselben oder den entgegengesetzten logischen Wert.
Die Treiberschaltung weist beispielsweise einen ersten Transistor, ein erstes Voltage-Drop-Element und einen zweiten Transistor auf. Das erste Voltage-Drop-Element und der erste Transistor sind in Reihe geschaltet. Das erste Voltage-Drop- Element und der erste Transistor sind parallel zum zweiten Transistor geschaltet. Das erste Voltage-Drop-Element st dadurch geκennzeιchnet, daß es derart ausgestaltet ist, daß es im wesentlichen sperrt, solange eine Spannung, die insgesamt am ersten Voltage-Drop-Element und am ersten Transistor abfallt, kleiner als die größte Spannung abzüglich der ersten Umschalt-Spannung ist.
Der zweite Transistor ist beispielsweise zwischen einem An- schluß, an dem die größte Spannung anliegt und einem Ausgangsanschluß, an dem die kleinste Spannung anliegt, geschaltet.
Werden der erste Transistor und der zweite Transistor durch geeignete Ansteuerung ihrer Gateelektroden geöffnet, steigt die Spannung am Ausgangsanschluß von der kleinsten Spannung EIS im wesentlichen zur größten Spannung an.
Da das erste Voltage-Drop-Element bei einem kleinen Span- nungsunterschied zwischen dem Ausgangsanschluß und dem Anschluß im wesentlichen sperrt, fließt im wesentlichen nur durch den zweiten Transistor Strom, nachdem die erste Umschalt-Spannung am Ausgangsanschluß überschritten wird. Dagegen fließt sowohl durch den ersten Transistor und den zweiten Transistor Strom, oevor am Ausgangsanschluß die erste Umschalt-Spannung überschritten wird. Dies bedeutet, daß der Anstieg der Spannung am Ausgangsanschluß b s zur ersten Um- schalt-Spannung steil ist und ab der ersten Umschalt-Spannung flach ist.
Um den Unterschied des Spannungsanstiegs vor und nach der ersten Umschalt-Spannung zu vergrößern, ist es vorteilhaft, den ersten Transistor und den zweiten Transistor so auszugestalten, daß bei gleichem Spannungsabfall an den Transistoren der Strom durch den ersten Transistor größer ist als durch den zweiten Transistor.
Beispielsweise fließt durch den zweiten Transistor ein Strom zwischen 0.1 μA und 0.4 μA und durch den ersten Transistor ein Strom zwischen 0.5 μA und 1 μA. Dies führt zu einem ersten Anstieg, dessen mittlerer Spannungsgradient zwischen 0.01 V/ps und 0.06 V/ps beträgt und zu einem zweiten Anstieg, dessen mittlerer zweiter Spannungsgradient zwischen 0.002 V/ps und 0.01 V/ps beträgt.
Der Ausgangsanschluß ist mit der Leitung verbunden.
Das erste Voltage-Drop-Element kann zwischen dem Anschluß und dem ersten Transistor oder zwischen dem ersten Transistor und dem Ausgangsanschluß geschaltet sein.
Der erste Transistor und der zweite Transistor sind p-Kanal- MOS-Transistoren oder n-Kanal-MOS-Transistoren.
Die Treiberschaltung kann einen Low-Anschluß, einen High- Anschluß und einen Eingangsanschluß aufweisen. Der zweite Transistor ist zwischen dem High-Anschluß und dem Ausgangsanschluß geschaltet. Der erste Transistor und der zweite Transistor sind p-Kanal-Transistoren.
Die Treiberschaltung kann einen n-Kanal-Transistor aufweisen, der wie im Stand der Technik zwischen dem Ausgangsanschluß und dem Low-Anschluß geschaltet ist. M r P1 P*
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Die erste Diode ist so geschaltet, daß sie zum High-Anschluß hm m Sperrichtung gepolt ist.
Auch das zweite Voltage-Drop-Element ist m diesem Fall e ne zweite Diode, die zum Ausgangsanschluß hm in Sperrichtung gepolt ist.
Die erste Diode ist vorzugsweise zwischen dem ersten Transi- stör und dem Ausgangsanschluß geschaltet. Die zweite Diode ist vorzugsweise zwischen dem zweiten Transistor und dem Ausgangsanschluß geschaltet.
Das erste Voltage-Drop-Element ist beispielsweise eine erste Zenerdiode, deren Abbruchspannung in Sperrichtung erreicht wird, wenn an der ersten Zenerdiode und am ersten Transistor insgesamt die größte Spannung abzüglich der ersten Umschalt- Spannung abfällt.
Die erste Zenerdiode ist so geschaltet, daß sie zum Ausgangs- anschluß hin in Sperrichtung gepolt ist.
In diesem Fall st das zweite Voltage-Drop-Element eine zweite Zenerdiode, die zum Low-Anschluß hm m Sperrichtung ge-
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Das erste Voltage-Drop-Element ist beispielsweise ein fünfter Transistor, dessen Gateelektrode mit einem seiner Source- /Dra -Gebiete, mit dem der erste Transistor verbunden ist, Kurzgeschlossen ist. Der fünfte Transistor ist ein p-Kanal- MOS-Transistor und so ausgestaltet, daß seine Einsatzspannung gleich der Summe aus der ersten Umschalt-Spannung und der Spannung, die am ersten Transistor abfallt, wenn am fünften Transistor und am ersten Transistor insgesamt die größte Spannung abzuglich der erste Umschalt-Spannung abfallt, abz glich der größten Spannung ist. J M P1 o (_π o CJ1 o Lπ
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Spannungsabfall zwischen dem Drain-Gebiet und dem Source- Gebiet so klein ist, daß der Pinch-off-Punkt bei Fehlen des strombegrenzenden Elements (- es handelt sich also um einen hypothetischen aber berechenbaren Pinch-off-Punkt -) zwischen dem strombegrenzenden Element und dem Drain-Gebiet wäre, stellt das strombegrenzende Element eine Barriere für die Ladungsträger dar, die nur mittels Diffusion überwunden werden kann. Im Vergleich zu einem MOS-Transistor ohne strombegren- zendem Element ist für solche Spannungsabfälle der Strom durch den Transistor wesentlich kleiner.
Ist der Spannungsabfall zwischen dem Drain-Gebiet und dem Source-Gebiet jedoch so groß, daß der Pinch-off-Punkt zwischen dem strombegrenzenden Element und dem Source-Gebiet ist, so werden die Ladungsträger bereits vor Erreichen des strombegrenzenden Elements durch Injektion von der Inversionsschicht aus injiziert. Da ab dem Pinch-off-Punkt die Ladungsträger mittels Diffusion zum Drain-Gebiet gelangen, stellt das strombegrenzende Element für solche Spannungsab- fälle kaum ein Hindernis für die Ladungsträger dar. Die Verringerung des Stroms im Vergleich zu einem MOS-Transistor ohne strombegrenzendem Element ist bei solchen Spannungsabfällen gering.
Der erste MOS-Transistor ist beispielsweise zwischen einem High-Anschluß, an dem die größte Spannung anliegt und einem Ausgangsanschluß, an dem die kleinste Spannung anliegt, geschaltet. Wird der erste MOS-Transistor durch geeignete Ansteuerung seiner Gateelektrode geöffnet, steigt die Spannung am Ausgangsanschluß von der kleinsten Spannung bis zur ersten
UmsehaltSpannung steil an und anschließend bis m wesentlichen zur größten Spannung flach an. Der kleinste Spannungsabfall, ab dem der hypothetische Pinch-off-Punkt zwischen dem strombegrenzenden Element und dem Source-Gebiet liegt, ist gleich der Differenz zwischen der größten Spannung und der ersten Umschalt-Spannung.
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Je größer der Abstand des Teils des strombegrenzenden Elements von der Gateelektrode ist, umso schwieriger ist es für die Ladungsträger diese Barriere zu überwinden und umso klei- ner ist der Strom durch den ersten MOS-Transistor bei Spannungsabfällen unterhalb der Differenz zwischen der größten Spannung und der ersten Umschalt-Spannung.
Der Abstand des Teils des strombegrenzenden Elements von der Gateelektrode beträgt zum Beispiel zwischen 10 nm und 30 nm, wenn es eine Dielektrizitätskonstante von zwischen 3 und 4 aufweist und eine Dotierstoffkonzentration des Kanalgebiets, das von einem zweiten, zum ersten Leit ähigkeitstyp entgegengesetzten Leitfähigkeitstyp dotiert ist, zwischen 1017 cm-3 und 1019 cm"3 beträgt.
Die Differenz zwischen der größten Spannung und der ersten Umschalt-Spannung ist umso größer, je größer eine Teilstrecke im Bereich des Teils des strombegrenzenden Elements, die die Ladungsträger beim Fließen zurücklegen, im Vergleich zu einer Gesamtstrecke zwischen dem Source-Gebiet und dem Drain-Gebiet ist, die die Ladungsträger beim Fließen vom Source-Gebiet zum Drain-Gebiet zurücklegen. Die Teilstrecke ist beispielsweise zwischen 5 und 50 mal kleiner als die Gesa tstrecke.
Die Teilstrecke im Bereich des Teils des strombegrenzenden Elements, die die Ladungsträger beim Fließen zurücklegen, ist beispielsweise zwischen 5 nm und 100 nm lang. In diesem Fall ist die Gesamtstrecke, die die Ladungsträger beim Fließen vom Source-Gebiet zum Drain-Gebiet zurücklegen zwischen 20 nm und 200 nm lang.
Das strombegrenzende Element kann an das Drain-Gebiet angrenzen und vom Source-Gebiet beabstandet sein. In diesem Fall ist die Differenz zwischen der größten Spannung und der ersten Umschalt-Spannung umso größer, je kleiner der Abstand zwischen dem strombegrenzenden Element und dem Source-Gebiet ist, das heißt je größer eine längs der Gesamtstrecke verlau¬ fende Abmessung des strombegrenzenden Elements ist.
Das strombegrenzende Element kann an einer beliebigen Stelle zwischen dem Source-Gebiet und dem Drain-Gebiet angeordnet sein.
Es liegt im Rahmen der Erfindung, wenn mindestens das Source- Gebiet und das Kanalgebiet an eine ebene Oberfläche eines Substrats angrenzen und im Substrat angeordnet sind. Die Gateelektrode ist auf der Oberfläche des Substrats angeordnet. Das strombegrenzende Element ist in einer von der Oberfläche ausgehenden Vertiefung des Substrats angeordnet.
Auch das Drain-Gebiet kann im wesentlichen an die Oberfläche des Substrats angrenzen. Ist die Oberfläche des Substrats eine Hauptfläche des Substrats, so handelt es sich in diesem Fall um einen planaren MOS-Transistor.
Alternativ ist die Oberfläche eine seitliche Fläche, die durch eine weitere Vertiefung, die von der Hauptfläche des Substrats ausgeht, gebildet wird. In diesem Fall handelt es sich um einen vertikalen MOS-Transistor.
Das Source-Gebiet und das Drain-Gebiet können auch so angeordnet sein, daß zwischen ihnen eine trennende Vertiefung, die von der Hauptfläche des Substrats ausgeht, angeordnet ist. Die Gateelektrode ist in der trennenden Vertiefung angeordnet, so daß das Kanalgebiet U-förmig ist.
Das strombegrenzende Element kann auch oberhalb der Oberfläche des Substrats angeordnet sein.
Das strombegrenzende Element kann aus isolierendem Material bestehen. Beispielsweise besteht das strombegrenzende Element aus Siθ2 oder aus Siliziumnitrid. Das strombegrenzende Element kann als dotiertes Gebiet ausge¬ staltet sein, das vom zweiten Leitfähigkeitstyp dotiert ist und eine höhere Dotierstoffkonzentration an vom zweiten Leit¬ fähigkeitstyp dotierenden Ionen aufweist als das Kanalgebiet.
Weist das Kanalgebiet zum Beispiel eine Dotierstoffkonzentration an vom zweiten Leitfähigkeitstyp dotierenden Ionen von ca. 1017 cm"3 auf, so weist das strombegrenzende Element eine Dotierstoffkonzentration von ca. 1019 cm-3 auf.
Das Kanalgebiet kann vom zweiten Leitfähigkeitstyp dotiert sein, undotiert sein oder schwach vom ersten Leitfähigkeitstyp dotiert sein.
Das Source-Gebiet und das Drain-Gebiet können jeweils ein hoch dotiertes Gebiet und ein niedrig dotiertes Gebiet aufweisen, wobei die niedrig dotierten Gebiete jeweils an das Kanalgebiet angrenzen.
Der erste MOS-Transistor kann ein p-Kanal-MOS-Transistor sein. Die Treiberschaltung kann ferner einen zweiten MOS- Transistor aufweisen, der wie der erste MOS-Transistor ausgestaltet ist, aber ein n-MOS-Kanal-Transistor ist und bei dem der kleinste Spannungsabfall, ab dem der Pinch-off-Punkt zwi- sehen dem strombegrenzenden Element und dem Source-Gebiet liegt, gleich der Differenz zwischen der zweiten Umschalt- Spannung und der kleinsten Spannung ist. Der zweite MOS- Transistor ist zwischen dem Ausgangsanschluß und einem Low- Anschluß geschaltet. Die Drain-Gebiete der MOS-Transistoren sind dabei mit dem Ausgangsanschluß verbunden. Gateelektroden des ersten MOS-Transistors und des zweitem MOS-Transistors sind mit einem Eingangsanschluß verbunden.
Liegt am Ausgangsanschluß zum. Beispiel die kleinste Spannung an, die zum Beispiel Null Volt beträgt, und wird der Eingangsanschluß mit Null Volt beaufschlagt, so sperrt der zweite MOS-Transistor und leitet der erste MOS-Transistor. Liegt ω C t *
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einem vierten Transistor, einer zweiten Diode, einem Eingangsanschluß, einem Low-Anschluß, einem High- Anschluß und einem Ausgangsanschluß, der mit einer Leitung verbunden ist. Ferner ist eine weitere Lei- tung dargestellt.
Figur 3 zeigt das Schaltbild eines Inverters gemäß dem Stand der Technik.
Figur 4 zeigt idealisierte zeitliche Verläufe eines ersten
Spannungssignals, eines zweiten Spannungssignals und eines weiteren Spannungssignals, die durch die erste Treiberschaltung erzeugt werden, und eines Referenzsignals und eines weiteren Referenzsignals, die durch den Inverter erzeugt werden.
Figur 5 zeigt die zeitlichen Verläufe des durch die erste
Treiberschaltung realen erzeugten ersten Spannungs- signals und des durch den Inverter erzeugten realen Referenzsignals.
Figur 6 zeigt das Schaltbild einer zweiten Treiberschaltung mit einem ersten Transistor, einem zweiten Transistor, einer ersten Zenerdiode, einem dritten Transi- stör, einem vierten Transistor, einer zweiten Zenerdiode, einem Ausgangsanschluß, einem High-Anschluß, einem Low-Anschluß und einem Eingangsanschluß.
Figur 7 zeigt das Schaltbild einer dritten Treiberschaltung mit einem ersten Transistor, einem zweiten Transistor, einem dritten Transistor, einem vierten Transistor, einem fünften Transistor, einem sechsten Transistor, einem High—Anschluß, einem Low-Anschluß, einem Eingangsanschluß und einem Ausgangsanschluß.
Figur 8a zeigt das Schaltbild einer vierten Treiberschaltung mit einem ersten MOS-Transistor, einem zweiten MOS- Transistor, einem High-Anschluß, einem Low-Anschluß, einem Eingangsanschluß und einem Ausgangsanschluß.
Figur 8b zeigt einen Querschnitt durch ein Substrat, in dem der erste MOS-Transistor angeordnet ist.
In einem ersten Ausführungsbeispiel ist eine erste integrierte Digitalschaltung vorgesehen, die eine erste Treiberschaltung aufweist.
Die erste Treiberschaltung weist einen ersten Transistor 1, einen zweiten Transistor 2, einen dritten Transistor 3, einen vierten Transistor 4, eine erste Diode 5 und eine zweite Diode 6 auf (siehe Figur 2) .
Gateelektroden des ersten Transistors 1, des zweiten Transistors 2, des dritten Transistors 3, und des vierten Transistors 4 sind mit einem Eingangsanschluß El verbunden.
Der erste Transistor 1 und die erste Diode 5 sind in Reihe und zwischen einem High-Anschluß Hl und einem Ausgangsanschluß AI geschaltet. Der erste Transistor 1 und die erste Diode 5 sind parallel zum zweiten Transistor 2 geschaltet, so daß der zweite Transistor zwischen dem High-Anschluß Hl und dem Ausgangsanschluß AI geschaltet ist (siehe Figur 2) .
Der dritte Transistor 3 und die zweite Diode 6 sind in Reihe und zwischen dem Ausgangsanschluß AI und einem Low-Anschluß Ll geschaltet. Ferner sind der dritte Transistor 3 und die zweite Diode 6 parallel zum vierten Transistor 4 geschaltet, so daß der vierte Transistor 4 zwischen dem Ausgangsanschluß AI und dem Low-Anschluß Ll geschaltet ist (siehe Figur 2) .
Die erste Diode 5 ist zum High-Anschluß Hl hin in Sperrich- tung gepolt. Die erste Diode 5 ist zwischen dem Ausgangsanschluß AI und dem ersten Transistor 1 geschaltet. Die zweite Diode 6 ist zum Ausgangsanschluß AI hin in Sperrichtung ge- polt. Die zweite Diode 6 ist zwischen dem Ausgangsanschluß AI und dem dritten Transistor 3 geschaltet.
Der erste Transistor 1 und der zweite Transistor 2 sind p- Kanal-Transistoren. Der dritte Transistor 3 und der vierte Transistor 4 sind n-Kanal-MOS-Transistoren.
Die erste Treiberschaltung ist über den Ausgangsanschluß AI mit einer Leitung Wl verbunden. Parallel zur Leitung Ll ver- lauft eine weitere Leitung Wl ' der ersten integrierten Digitalschaltung.
Die Kanallange des ersten Transistors 1, des zweiten Transistors 2, des dritten Transistors 3 und des vierten Transi- stors 4 sind alle 0,12 um lang. Eine Kanalweite des ersten Transistors 1 beträgt 130 um. Eine Kanalweite des zweiten Transistors 2 beträgt 13 um. Eine Kanalweite des dritten Transistors 3 betragt 65 um. Eine Kanalweite des vierten Transistors 4 beträgt 6, 5 um. Bei gleichem Spannungsabfall am ersten Transistor 1 und am zweiten Transistor 2 fließt also zehnmal mehr Strom durch den ersten Transistor 1 als durch den zweiten Transistor 2. Das Analoge gilt für den dritten Transistor 3 und den vierten Transistor 4.
Der High-Anschluß wird konstant auf einer größten Spannung, die gleich einer Betriebsspannung ist, gehalten. Die Betriebsspannung beträgt 1,5 Volt. Der Low-Anschluß wird konstant auf einer kleinsten Spannung, die Null Volt betragt, gehalten.
Die erste integrierte Digitalschaltung wird mit einer Taktfrequenz von ca. 3 GHz betrieben. Bei der ersten Treiberschaltung gehen also logische Werte mit einer Frequenz von ca. 3 GHz ein. Ein logischer Wert Null wird durch die klein- ste Spannung repräsentiert. Ein logischer Wert Eins wird durch die größte Spannung repräsentiert. CO l IV> IV) P> P1
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Da die Transistoren 1, 2, 3, 4 und die Dioden 5, 6 in der Re- gel keine idealen Kennlinien aufweisen, weicht der reale zeitliche Verlauf des ersten Spannungssignals vom idealen zeitlichen Verlauf ab. Dieser Verlauf ist in Figur 5 mit der Kurve, die mit ax bezeichnet wird, dargestellt.
Doch auch hier steigt die Spannung bis zur halben Betriebsspannung steil an, so daß die halbe Betriebsspannung schnell überschritten wird. Der weitere Anstieg bis zur Betriebsspannung ist vergleichsweise flach. Eine weitere Treiberschaltung, die mit der Leitung Wl verbunden ist, erkennt folglich schon nach 0,05 ns, das heißt nach Überschreiten der halben Betriebsspannung, daß es sich um eine logische Eins handelt und erzeugt als Folge die logische Null.
Liegt an der weiteren Leitung Wl ' Null Volt an, weil zum Bei- spiel durch die weitere Leitung Wl ' der logische Wert Null übermittelt wird, so erzeugt das erste Spannungssignal, das durch die Leitung Wl läuft, aufgrund kapazitiver Kopplung in der weiteren Leitung Wl ' einen ersten Teil eines weiteren Spannungssignals. Der erste Teil des weiteren Spannungs- Signals sollte die halbe Betriebsspannung nicht überschreiten, da sonst der logische Wert Null, der durch die weitere Leitung Wl ' läuft, in den logischen Wert Eins umgewandelt werden würde.
Im ersten Ausführungsbeispiel beträgt die Koppelkapazität
75fF. Figur 4 zeigt mit dem ersten Teil der Kurve, die mit b bezeichnet ist den zeitlichen Verlauf des ersten Teils des CO CO IV) IV) P" P»
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idealisierte zeitliche Verlauf des Referenzsignals besteht aus einem Anstieg von Null Volt bis zur Betriebsspannung mit dem ersten Spannungsgradienten, einem Plateau bei der Betriebsspannung, einem Abfall mit dem negativen ersten Span- nungsgradienten von der Betriebsspannung bis Null Volt und einem Plateau bei Null Volt.
In Figur 4 ist mit der Kurve, die mit d bezeichnet ist, ein weiteres Referenzsignal dargestellt, das durch Übersprechen des Referenzsignals von der Leitung W auf eine benachbarte Leitung W' bei einer kapazitiven Kopplung von 75fF zwischen den beiden Leitungen W, W' erzeugt wird. Da die Spannung von Null Volt bis zur Betriebsspannung durchweg steil ansteigt, überschreitet das weitere Referenzsignal die halbe Betriebs- Spannung, das heißt die Schweilspannung US, so daß aufgrund des weiteren Referenzsignals eine logische Null in der weiteren Leitung W' zu einer logischen Eins umgewandelt wird und somit die Information verfälscht wird.
In Figur 5 ist mit der Kurve, die mit cN bezeichnet ist, der reale zeitliche Verlauf des Referenzsignals des Inverters gemäß dem Stand der Technik dargestellt.
In einem zweiten Ausführungsbeispiel ist eine zweite inte- grierte Digitalschaltung mit einer zweiten Treiberschaltung vorgesehen. Die zweite Treiberschaltung weist einen ersten Transistor 11, einen zweiten Transistor 12, einen dritten Transistor 13, einen vierten Transistor 14, eine erste Zenerdiode 15 und eine zweite Zenerdiode 16 auf (siehe Figur 6) . Der erste Transistor 11 und die erste Zenerdiode 15 sind in Reihe und zwischen einem Ausgangsanschluß A2 und einem High- Anschluß H2 geschaltet. Der zweite Transistor 12 ist zwischen dem High-Anschluß H2 und dem Ausgangsanschluß A2 geschaltet. Die erste Zenerdiode 15 ist zum Ausgangsanschluß A2 hin in Sperrichung gepolt. Der erste Transistor 11 und der zweite Transistor 12 sind p- Kanal-MOS-Transistoren. Der dritte Transistor 13 und der vierte Transistor 14 sind n-Kanal-MOS-Transistoren
Der dritte Transistor 13 und die zweite Zenerdiode 16 sind in Reihe und zwischen dem Ausgangsanschluß A2 und einem Low- Anschluß L2 geschaltet. Der vierte Transistor 14 ist zwischen dem Ausgangsanschluß A2 und dem Low-Anschluß L2 geschaltet. Die zweite Zenerdiode 16 ist zum Low-Anschluß L2 hin in Sper- richtung gepolt.
Gateelektroden des ersten Transistors 11, des zweiten Transistors 12, des dritten Transistors 13 und des vierten Transistors 14 sind mit einem Eingangsanschluß E2 verbunden.
Die erste Zenerdiode 15 ist zwischen dem ersten Transistor 11 und dem Ausgangsanschluß A2 geschaltet. Die zweite Zenerdiode 16 ist zwischen dem dritten Transistor 13 und dem Ausgangsanschluß A2 geschaltet.
Die erste Zenerdiode 15 ist derart ausgestaltet, daß deren Abbruchspannung in Sperrichtung erreicht wird, wenn an der ersten Zenerdiode 15 und am ersten Transistor 11 insgesamt die halbe Betriebsspannung abfällt. Dasselbe gilt für die zweite Zenerdiode 16.
Zur Erzeugung von logischen Werten kann die zweite integrierte Digitalschaltung wie die erste integrierte Digitalschaltung betrieben werden.
In einem dritten Ausführungsbeispiel ist eine dritte integrierte Digitalschaltung mit einer dritten Treiberschaltung vorgesehen. Die dritte Treiberschaltung weist einen ersten Transistor 21, einen zweiten Transistor 22, einen dritten Transistor 23, einen vierten Transistor 24, einen fünften
Transistor 25 und einen sechsten Transistor 26 auf (siehe Figur 7) . Der erste Transistor 21 und der fünfte Transistor 25 sind in Reihe und zwischen einem Ausgangsanschluß A3 und einem High- Anschluß H3 geschaltet. Der zweite Transistor 22 ist zwischen dem Ausgangsanschluß A3 und dem High-Anschluß H3 geschaltet. Der erste Transistor 21, der zweite Transistor 22 und der fünfte Transistor 25 sind p-Kanal-MOS-Transistoren.
Der dritte Transistor 23 und der sechste Transistor 26 sind in Reihe und zwischen dem Ausgangsanschluß A3 und einem Low- Anschluß L3 geschaltet. Der vierte Transistor 24 ist zwischen dem Ausgangsanschluß A3 und dem Low-Anschluß L3 geschaltet. Der dritte Transistor 23, der vierte Transistor 24 und der sechste Transistor 26 sind n-Kanal-MOS-Transistoren.
Gateelektroden des ersten Transistors 21, des zweiten Transistors 22, des dritten Transistors 23 und des vierten Transistors 24 sind mit einem Eingangsanschluß E3 verbunden.
Der fünfte Transistor 25 ist zwischen dem High-Anschluß A3 und dem ersten Transistor 21 geschaltet. Eine Gateelektrode des fünften Transistors 25 ist mit einem Source-/Drain-Gebiet des fünften Transistors 25 verbunden, der mit dem ersten Transistor 21 verbunden ist. Die Einsatzspannung des fünften Transistors 25 ist gleich der negativen halben Betriebsspannung.
Der sechste Transistor 26 ist zwischen dem Low-Anschluß L3 und dem dritten Transistor 23 geschaltet. Eine Gateelektrode des sechsten Transistors 26 ist mit einem Source-/Drain- Gebiet des sechsten Transistors 26 verbunden, der mit dem dritten Transistor 23 verbunden ist. Die Einsatzspannung des sechsten Transistors 26 ist gleich der halben Betriebsspannung. Zur Erzeugung von logischen Werten kann die dritte integrier¬ te Digitalschaltung wie die erste integrierte Digitalschal¬ tung betrieben werden.
In einem vierten Ausführungsbeispiel ist eine vierte inte¬ grierte Digitalschaltung mit einer vierten Treiberschaltung vorgesehen.
Die vierte Treiberschaltung weist einen ersten MOS-Transistor 31, der ein p-Kanal-Transistor ist, und einen zweiten MOS- Transistor 32, der ein n-Kanal-Transistor ist, auf (siehe Figur 8a) . Der erste MOS-Transistor 31 ist zwischen einem Ausgangsanschluß A4 und einem High-Anschluß H4 geschaltet. Der zweite MOS-Transistor 32 ist zwischen dem Ausgangsanschluß A4 und einem Low-Anschluß L4 geschaltet. Gateelektroden des ersten MOS-Transistors 31 und des zweiten MOS-Transistors 32 sind mit einem Eingangsanschluß E4 verbunden.
Ein Drain-Gebiet des ersten MOS-Transistors 31 und ein Drain- Gebiet des zweiten MOS-Transistors 32 sind mit dem Ausgangsanschluß A4 verbunden.
Der erste MOS-Transistor 31 ist ein planarer Transistor. Ein Source-Gebiet S, ein Kanalgebiet KA und ein Drain-Gebiet D des ersten MOS-Transistors 31 sind in einem Substrat C aus
Silizium angeordnet und grenzen an eine Hauptfläche des Substrats C an (siehe Figur 8b) . Ein strombegrenzendes Element Q aus Siθ2 ist im Kanalgebiet angeordnet und grenzt an ein Gatedielektrikum GD, das das Kanalgebiet von der darüber ange- ordneten Gateelektrode GA trennt, und an das Drain-Gebiet D an. Das Drain-Gebiet D und das Source-Gebiet S weisen eine Tiefe von ca. 150 nm im Substrat C auf. Das strombegrenzende Element Q weist eine Tiefe von ca. 20nm im Substrat C auf. Ein unterer Teil des strombegrenzenden Elements Q weist folg- lieh einen Abstand von der Gateelektrode GA auf, der ca. 23 nm beträgt. Der Abstand zwischen dem Source-Gebiet S und dem strombegrenzenden Element Q beträgt ca. 100 nm. Der Abstand zwischen dem Source-Gebiet S und dem Drain-Gebiet D, das heißt die Kanallänge, beträgt ca. 120 nm.
Der zweite MOS-Transistor 32 ist analog zum ersten MOS- Transistor 31 aufgebaut, mit dem Unterschied, daß die Leitfähigkeitstypen vertauscht sind.
Die vierte integrierte Digitalschaltung kann zur Erzeugung von logischen Werten wie die erste integrierte Digitalschal- tung betrieben werden.
Es sind viele Variationen der Ausführungsbeispiele denkbar, die ebenfalls im Rahmen der Erfindung liegen. So können Spannungen, Taktfrequenzen, Einsatzspannungen und Abbruchspannun- gen an die jeweiligen Erfordernisse angepaßt werden. Die Reihenfolge von Dioden und Transistoren können vertauscht werden.

Claims

Patentansprüche
1. Verfahren zum Betrieb einer integrierten Digitalschaltung, bei der Schaltelemente, deren Funktion davon abhängt, ob zu einer gegebenen Zeit ein erster logischer Wert oder ein zweiter logischer Wert eingeht, derart ausgestaltet sind, daß sie die logischen Werte dadurch unterscheidet, daß zu der gegebenen Zeit eine Schweilspannung (US) überschritten wird oder nicht überschritten wird, - bei dem nach Übermittlung des zweiten logischen Werts zur
Übermittlung zumindest des ersten logischen Werts ein erstes
Spannungssignal (a) erzeugt wird,
- bei dem das erste Spannungssignal (a) durch eine Leitung
(Wl) läuft, die zu einer weiteren Leitung (Wl ' ) benachbart ist,
- bei dem der zeitliche Verlauf des ersten Spannungssignals
(a) ausgehend von einer kleinsten Spannung (UK) einen ersten Anstieg mit einem mittleren ersten Spannungsgradienten bis zu einer ersten Umschalt-Spannung (Ul) , die im Bereich der Schweilspannung (US) liegt, und anschließend einen zweiten Anstieg mit einem mittleren zweiten Spannungsgradienten bis zu einer größten Spannung (UG) aufweist,
- bei dem der mittlere erste Spannungsgradient so groß ist, daß ein Signal mit einem Signalverlauf von der kleinsten Spannung bis zur größten Spannung mit dem mittleren ersten Spannungsgradienten ein Übersprechsignal auf der weiteren Leitung erzeugen würde, welches Übersprechsignal die Schweilspannung (US) überschreitet,
- bei dem der mittlere zweite Spannungsgradient so klein ist, daß, wenn an der weiteren Leitung (Wl ' ) die kleinste Spannung anliegt, ein durch Übersprechen des ersten Spannungssignals (a) von der Leitung (Wl) auf die weitere Leitung (Wl ' ) erzeugtes weiteres Spannungssignal (b) die Schweilspannung (US) nicht überschreitet.
2. Verfahren nach Anspruch 1,
- bei dem der erste Anstieg mit einem im wesentlichen kon¬ stanten Spannungsgradienten erfolgt, der gleich dem mittle- ren ersten Spannungsgradient ist,
- bei dem der zweite Anstieg mit einem im wesentlichen konstanten Spannungsgradienten erfolgt, der gleich dem mittleren zweiten Spannungsgradient ist.
3. Verfahren nach Anspruch 1 oder 2,
- bei dem nach Übermittlung des ersten Werts zur Übermittlung des zweiten Werts ein zweites Spannungssignal (a) erzeugt wird, dessen zeitlicher Verlauf ausgehend von der größten Spannung (UG) einen ersten Abfall mit dem negativen mittle- ren ersten Spannungsgradienten bis zu einer zweiten Umschalt-Spannung (U2), die im wesentlichen gleich der doppelten Schweilspannung (US) abzüglich der ersten Umschalt- Spannung (Ul) ist, und anschließend einen zweiten Abfall mit dem negativen mittleren zweiten Spannungsgradienten bis zur kleinsten Spannung (UK) aufweist.
4. Verfahren nach Anspruch 3,
- bei dem die logischen Werte mit einer bestimmten Taktfrequenz übermittelt werden, - bei dem der zeitliche Verlauf des ersten Spannungssignals (a) aus dem ersten Anstieg und dem zweiten Anstieg besteht,
- bei dem der zeitliche Verlauf des zweiten Spannungssignals
(a) aus dem ersten Abfall und dem zweiten Abfall besteht,
- bei dem der Kehrwert der Dauer des ersten Spannungssignals (a) und der Kehrwert der Dauer des zweiten Spannungssignals
(a) jeweils gleich der Taktfrequenz sind.
5. Verfahren nach einem der Ansprüche 1 bis 4,
- bei dem die erste Umschalt-Spannung (Ul) maximal 20 % der Schweilspannung (US) von der Schweilspannung (US) abweicht.
6. Verfahren nach einem der Ansprüche 1 bis 5, - bei dem die kleinste Spannung (UK) 0 Volt betragt,
- bei dem die größte Spannung (UG) gleich einer Betriebsspannung der Digitalschaltung ist.
7. Verfahren nach einem der Ansprüche 1 bis β,
- bei dem die Schweilspannung (US) höchstens bis zu 30 Prozent der größten Spannung (ÜG) von der Summe aus der kleinsten Spannung (UK) und der Hälfte der Differenz zwischen der größten Spannung (UG) und der kleinsten Spannung (UK) abweicht.
8. Verfahren nach einem der Ansprüche 1 bis 7,
- bei dem der mittlere zweite Spannungsgradient um einen Faktor 2 bis 10 kleiner als der mittlere erste Spannungsgra- dient ist.
9. Integrierte Digitalschaltung,
- bei der Schaltelemente, deren Funktion davon abhangt, ob zu einer gegebenen Zeit ein erster logischer Wert oder ein zweiter logischer Wert eingeht, derart ausgestaltet sind, dass sie die logischen Werte dadurch unterscheiden, dass zu der gegebenen Zeit eine Schweilspannung (US) überschritten wird oder nicht überschritten wird,
- mit einer Treiberschaltung zur Erzeugung eines ersten Span- nungssignals (a) , mit dem nach Übermittlung des zweiten logischen Werts der erste logische Wert übermittelt wird und dessen zeitlicher Verlauf einen ersten Anstieg ausgehend von einer kleinsten Spannung (UK) mit einem mittleren ersten Spannungsgradienten bis zu einer ersten Umschalt- Spannung (Ul) , die im Bereich der Schweilspannung (US) liegt, und anschließend einen zweiten Anstieg mit einem mittleren zweiten Spannungsgradienten bis zu einer größten Spannung (UG) aufweist,
- mit einer Leitung (Wl) , die mit der Treiberschaltung derart verbunden ist, dass das erste Spannungssignal (a) durch die
Leitung (Wl) durchlaufen kann, - mit einer zur Leitung (Wl) benachbarten weiteren Leitung ( l') ,
- bei der der mittlere erste Spannungsgradient so groß ist, daß ein Signal mit einem Signalverlauf von der kleinsten Spannung bis zur größten Spannung mit dem mittleren ersten Spannungsgradienten ein Übersprechsignal auf der weiteren Leitung erzeugen wurde, welches Übersprechsignal die Schweilspannung (US) überschreitet,
- bei der der mittlere zweite Spannungsgradient so klein ist, daß, wenn an der weiteren Leitung (Wl ' ) die kleinste Spannung anliegt, ein durch Übersprechen des ersten Spannungs- signals (a) von der Leitung (Wl) auf die weitere Leitung (Wl ' ) erzeugtes weiteres Spannungssignal (b) die Schweilspannung (US) nicht überschreitet.
10. Digitalschaltung nach Anspruch 9,
- bei der die Treiberschaltung eines der Schaltelemente ist.
11. Digitalschaltung nach Anspruch 9 oder 10, - bei der die Treiberschaltung einen ersten Transistor (1) , ein erstes voltage-drop-Element (5) und einen zweiten Transistor (2) aufweist,
- bei der das erste voltage-drop-Element (5) und der erste Transistor (1) Reihe geschaltet sind, - bei der das erste voltage-drop-Element (5) und der erste
Transistor (1) parallel zum zweiten Transistor (2) geschaltet sind,
- bei der das erste voltage-drop-Element (5) derart ausgestaltet ist, dass es im wesentlichen sperrt, solange eine Spannung, die insgesamt am ersten voltage-drop-Element (5) unα am ersten Transistor (1) abfallt, kleiner ist als die größte Spannung (UG) abzüglich der ersten Umschalt-Spannung (Ul) .
12. Digitalschaltung nach Anspruch 11, - bei der der erste Transistor (1) und der zweite Transistor
(2) so ausgestaltet sind, daß bei gleichem Spannungsabfall am ersten Transistor (1) und am zweiten Transistor (2) der Strom durch den ersten Transistor (1) größer ist als durch den zweiten Transistor (2) .
13. Digitalschaltung nach Anspruch 11 oder 12,
- bei der die Treiberschaltung einen Low-Anschluß (Ll), einen High-Anschluß (Hl), einen Eingangsanschluß (El) und einen Ausgangsanschluß (AI), der mit der Leitung (Wl) verbunden ist, aufweist,
- bei der der zweite Transistor (2) zwischen dem High- Anschluß (Hl) und der Ausgangsanschluß (AI) geschaltet ist,
- bei der der erste Transistor (1) und der zweite Transistor (2) p-Kanal-MOS-Transistoren sind,
- mit einem dritten Transistor (3) und einem vierten Transistor (4) , die n-Kanal-MOS-Transistoren sind,
- mit einem zweiten voltage-drop-Element, das derart ausgestaltet ist, daß es im wesentlichen sperrt, solange eine Spannung, die insgesamt am zweiten voltage-drop-Element und am dritten Transistors (3) abfällt, kleiner ist als die zweite Umschalt-Spannung (U2) abzüglich der kleinsten Spannung (UK) ,
- bei der der dritte Transistor (3) und der vierte Transistor (4) so ausgestaltet sind, daß bei gleichem Spannungsabfall am dritten Transistor (3) und am vierten Transistor (4) der Strom durch den dritten Transistor (3) größer ist als durch den vierten Transistor (4),
- bei der der vierte Transistor (4) zwischen dem Ausgangsan- schluß (AI) und dem Low-Anschluß (Ll) geschaltet ist,
- bei der der dritte Transistor (3) und das zweite voltage- drop-Element in Reihe und zwischen dem Ausgangsanschluß (AI) und dem Low-Anschluß (Ll) geschaltet sind,
- bei der Gateelektroden des ersten Transistor (1), des zwei- ten Transistors (2) , des dritten Transistors (3) und des vierten Transistors (4) mit dem Eingangsanschluß (El) verbunden sind.
14. Digitalschaltung nach einem der Ansprüche 11 bis 13,
- bei der das erste voltage-drop-Element eine erste Diode (5) ist, die bei einer Spannung, die insgesamt an der ersten Diode (5) und am ersten Transistors (1) abfällt und kleiner als die größte Spannung (UG) abzüglich der ersten Umschalt- Spannung (Ul) ist, einen höheren Widerstand in Durchlaßrichtung aufweist als bei einer Spannung, die größer als die größte Spannung (UG) abzüglich der ersten Umschalt- Spannung (Ul) ist,
- bei der die erste Diode (5) so geschaltet ist, daß sie zum High-Anschluß (Hl) hin in Sperrichtung gepolt ist.
15. Digitalschaltung nach einem der Ansprüche 11 bis 13, - bei der das erste voltage-drop-Element eine erste Zenerdiode (15) ist, deren Abbruchspannung in Sperrichtung erreicht wird, wenn an der ersten Zenerdiode (15) und am ersten Transistor (11) insgesamt die größte Spannung (UG) abzüglich der ersten Umschalt-Spannung (Ul) abfällt, - bei der die erste Zenerdiode (15) so geschaltet ist, daß sie zum Ausgangsanschluß (A2) hin in Sperrichtung gepolt ist.
16. Digitalschaltung nach einem der Ansprüche 11 bis 13, - bei der das erste voltage-drop-Element ein fünfter Transistor (25) ist, dessen Gateelektrode mit einem seiner Sour- ce/Drain-Gebiete, mit dem der erste Transistor (21) verbunden ist, kurzgeschlossen ist,
- bei der der fünfte Transistor (25) ein p-Kanal-MOS- Transistor ist,
- bei der der fünfte Transistor (25) so ausgestaltet ist, daß seine Einsatzspannung gleich der Summe aus der ersten Umschalt-Spannung (Ul) und der Spannung, die am ersten Transistor (21) abfällt, wenn am fünften Transistor (25) und am ersten Transistor (21) insgesamt die größte Spannung (UG) abzüglich der ersten Umschalt-Spannung (Ul) abfällt, abzüglich der größten Spannung (UG) ist.
17. Digitalschaltung nach Anspruch 9 oder 10,
- bei der die Treiberschaltung mindestens einen ersten MOS- Transistor (31) aufweist, der ein Source-Gebiet (S) und ein Drain-Gebiet (D) aufweist, die von einem ersten Leitfähig¬ keitstyp dotiert sind,
- bei der der erste MOS-Transistor (31) ein zusammenhängendes Kanalgebiet (KA) aufweist, das zwischen dem Source-Gebiet (S) und dem Drain-Gebiet (D) angeordnet ist und an das Source-Gebiet (S) und das Drain-Gebiet (D) angrenzt,
- bei der mindestens auf einer Fläche des Kanalgebiets (KA) ein Gatedielektrikum (GD) des ersten MOS-Transistors (31) angeordnet ist,
- bei der eine Gateelektrode (GA) des ersten MOS-Transistors (31) das Gatedielektrikum (GD) bedeckt,
- bei der ein strombegrenzendes Element (Q) des ersten MOS- Transistors (31) zwischen dem Source-Gebiet (S) und dem Drain-Gebiet (D) angeordnet ist und an das Gatedielektrikum (GD) und an das Kanalgebiet (KA) angrenzt, - bei der sich das strombegrenzende Element (Q) mit einem Teil bis zu einem solchen Abstand von der Gateelektrode (GA) erstreckt, daß sich bei der Ansteuerung der Gateelektrode (GA) an diesem Teil keine Inversionsschicht ausbildet, - bei der das strombegrenzende Element (Q) derart ausgestaltet ist, daß zumindest ein Teil der Ladungsträger, die bei geeigneter Ansteuerung der Gateelektrode (GA) vom Source- Gebiet (S) zum Drain-Gebiet (D) fließen, einen Teil des Kanalgebiets (KA) im Bereich des Teils des stro begrenzen- den Elements (Q) , an dem sich keine Inversionsschicht ausbildet, durchqueren.
18. Digitalschaltung nach Anspruch 17,
- bei der das strombegrenzende Element (Q) derart ausgestal- tet ist, daß im wesentlichen alle Ladungsträger, die vom Source-Gebiet (Ξ) zum Drain-Gebiet (D) fließen, den Teil des Kanalgebiets (KA) im Bereich des Teils des strombegren- zenden Elements (Q) , an dem sich keine Inversionsschicht ausbildet, durchqueren.
19. Digitalschaltung nach Anspruch 17 oder 18, - bei der der Abstand des Teils des strombegrenzenden Elements (Q) von der Gateelektrode (GA) zwischen 4nm und 50nm beträgt .
20. Digitalschaltung nach einem der Ansprüche 17 bis 19, - bei der das strombegrenzende Element (Q) an das Drain- Gebiet (D) angrenzt und vom Source-Gebiet (S) beabstandet ist.
21. Digitalschaltung nach einem der Ansprüche 17 bis 22, - bei der eine Strecke im Bereich des Teils des strombegrenzenden Elements (Q) , die die Ladungsträger beim Fließen zurücklegen, zwischen 5 und 50 mal kleiner als eine Strecke zwischen dem Source-Gebiet (S) und dem Drain-Gebiet (D) ist, die die Ladungsträger beim Fließen vom Source-Gebiet (S) zum Drain-Gebiet (D) zurücklegen.
22. Digitalschaltung nach Anspruch 21,
- bei der die Strecke im Bereich des Teils des strombegrenzenden Elements (Q) , die die Ladungsträger beim Fließen zu- rücklegen, zwischen 5nm und lOOnm beträgt.
23. Digitalschaltung nach einem der Ansprüche 17 bis 22,
- bei der mindestens das Source-Gebiet (S) und das Kanalgebiet (KA) an eine ebene Oberfläche eines Substrats (C) an- grenzen und im Substrat (C) angeordnet sind,
- bei der das strombegrenzende Element (Q) in einer von der Oberfläche ausgehenden Vertiefung des Substrats (C) angeordnet ist.
24. Digitalschaltung nach einem der Ansprüche 17 bis 23,
- bei dem das strombegrenzende Element (Q) aus isolierendem Material besteht.
25. Digitalschaltung nach einem der Ansprüche 17 bis 24,
- bei der das strombegrenzende Element (Q) ein dotiertes Gebiet ist, das von einem zweiten, zum ersten Leitfähigkeits- typ entgegengesetzten Leitfähigkeitstyp dotiert ist und eine höhere Dotierstoffkonzentration an vom zweiten Leitfähigkeitstyp dotierenden Ionen aufweist als das Kanalgebiet.
26. Digitalschaltung nach einem der Ansprüche 17 bis 25, - bei der der erste MOS-Transistor (31) ein p-Kanal- Transistor ist,
- bei der die Treiberschaltung einen zweiten MOS-Transistor
(32) aufweist, der analog zum ersten MOS-Transistor (31) ausgestaltet ist mit dem Unterschied, daß er ein n-Kanal- Transistor ist,
- bei der die Gateelektrode des ersten MOS-Transistors und die Gateelektrode des zweiten MOS-Transistors mit einem Eingangsanschluß (E3) verbunden sind,
- bei dem der erste MOS-Transistor (31) zwischen einem High- Anschluß (H3) und einem Ausgangsanschluß (A3) geschaltet ist,
- bei dem der zweite MOS-Transistor (32) zwischen dem Ausgangsanschluß (A3) und einem Low-Anschluß (L3) geschaltet ist, - bei der das Drain-Gebiet (D) des ersten MOS-Transistors
(31) und das Drain-Gebiet des zweiten MOS-Transistors (32) mit dem Ausgangsanschluß (A3) verbunden sind.
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