DE102014118471B4 - Verfahren zum Betrieb eines Halbleiterbauelements - Google Patents

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Abstract

Verfahren zum Betrieb eines Halbleiterbauelements, wobei das Verfahren aufweist: Bereitstellen eines Halbleiterbauelements, das einen Halbleiterkörper (99) aufweist, einen ersten Hauptkontaktpad (31), einen zweiten Hauptkontaktpad (32), einen selbstleitenden ersten Transistor (1), der monolithisch in den Halbleiterkörper (99) integriert ist, einen selbstsperrenden zweiten Transistor (2), der monolithisch in den Halbleiterkörper (99) integriert ist, und einen selbstleitenden dritten Transistor (3), der monolithisch in den Halbleiterkörper (99) integriert ist, wobei – der erste Transistor (1) ein High-Electron-Mobility-Transistor ist, der eine erste Gateelektrode (61) aufweist, sowie eine erste Laststrecke, die über die erste Gateelektrode (61) gesteuert werden kann; – der zweite Transistor (2) eine zweite Gateelektrode (62) aufweist, sowie eine zweite Laststrecke, die über die zweite Gateelektrode (62) gesteuert werden kann; – der dritte Transistor (3) ein High-Electron-Mobility-Transistor ist, der eine dritte Gateelektrode (63) aufweist, sowie eine dritte Laststrecke, die über die dritte Gateelektrode gesteuert (63) werden kann; – die erste Laststrecke, die zweite Laststrecke und die dritte Laststrecke zwischen dem ersten Hauptkontaktpad (31) und dem zweiten Hauptkontaktpad (32) elektrisch in Reihe geschaltet sind; Bereitstellen einer Steuereinheit (200) zum Steuern des ersten Transistors (1); Hochfahren der Steuereinheit (200) zu einem ersten Zeitpunkt (t1) durch Anlegen einer Steuereinheitversorgungsspannung (U200) an die Steuereinheit (200); Einschalten des zweiten Transistors (2) zu einem dem ersten Zeitpunkt (t1) nachfolgenden zweiten Zeitpunkt (t2), wobei das Einschalten nicht eher erfolgt, als bis die Steuereinheit (200) bereit ist, ein erstes Steuerspannungssignal (CTRL1) bereitzustellen, das ausreicht, um den ersten Transistor (1) vollständig auszuschalten; und Beginnen, ab einem dem zweiten Zeitpunkt (t2) nachfolgenden dritten Zeitpunkt (t3), sowohl den ersten Transistor (1) als auch den dritten Transistor (3) wiederholt und synchron ein- und auszuschalten, während der zweite Transistor (2) eingeschaltet bleibt.

Description

  • Die vorliegende Erfindung betrifft Halbleiterbauelemente mit selbstsperrenden High-Electron-Mobility-Transistoren.
  • Bei herkömmlichen High-Electron-Mobility-Transistoren (HEMTs), welche ebenso als Heterostruktur-FETs (HFETs) oder modulationsdotierte FETs (MODFETs) bezeichnet werden, fließt ein Strom zwischen den Source- und Drainanschlüssen des Bauelements auch dann, wenn die Gateelektrode auf Masse liegt. Das heißt, zwischen den Source- und Drainanschlüssen existiert ein dünner elektrisch leitender Kanal (Inversionsschicht). Daher wird das Bauelement üblicherweise als selbstleitend bezeichnet.
  • Das selbstleitende Verhalten von HEMTs ist eine intrinsische Eigenschaft der GaN-Technologie und beschränkt den Anwendungsbereich für GaN-Technologie auf solche Anwendungen, bei denen eine Stromversorgung verfügbar ist, um negative Spannungen zu erzeugen, die erforderlich sind, um das GaN-Bauelement auszuschalten. Außerdem erschwert das selbstleitende Verhalten die Auslegung des zum Ansteuern des GaN-Transistors erforderlichen Schaltkreises. Insbesondere können aufgrund des selbstleitenden Verhaltens derartiger Transistoren unbeabsichtigte Kurzschlüsse auftreten. Dasselbe Problem tritt auf bei Halbleiterbauelementen, die auf anderen Halbleitermaterialen als GaN basieren.
  • Aus US 2013/0 069 117 A1 und US 2012/0 235 156 A1 ist jeweils eine Anordnung mit einem Halbleiterkörper bekannt, in den ein selbstleitender Feldeffekttransistor und ein selbstsperrender Feldeffekttransistor monolithisch integriert sind. Die in Reihe geschalteten Laststrecken der Feldeffekttransistoren werden durch ein zweidimensionales Elektronengas gebildet.
  • Die US 2013/0 193 512 A1 beschreibt eine Anordnung mit einem Halbleiterkörper, in den ein selbstsperrender erster Feldeffekttransistor und mehrere selbstleitende zweite Feldeffekttransistoren monolithisch integriert sind. Die Laststrecken der ersten und zweiten Feldeffekttransistoren sind in Reihe geschaltet. Der erste und die zweiten Feldeffekttransistoren können als beliebige Transistortypen implementiert werden. Insbesondere werden auch HEMTs genannt.
  • Die Aufgabe besteht darin, eine verbesserte Lösung für den Betrieb eines HEMTs aufweisenden Halbleiterbauelements bereitzustellen. Diese Aufgabe wird durch ein Verfahren zum Betrieb eines Halbleiterbauelements gemäß Anspruch 1 gelöst. Verbesserungen und besondere Ausführungsbeispiele sind in den abhängigen Ansprüchen dargelegt.
  • Bei dem Verfahren zum Betrieb eines Halbleiterbauelements wird ein Halbleiterbauelement bereitgestellt. Das Halbleiterbauelement weist einen Halbleiterkörper auf, einen ersten Hauptkontaktpad, einen selbstleitenden ersten Transistor, der in den Halbleiterkörper monolithisch integriert ist, einen selbstsperrenden zweiten Transistor, der in den Halbleiterkörper monolithisch integriert ist, und einen selbstleitenden dritten Transistor, der monolithisch in den Halbleiterkörper integriert ist,. Der erste Transistor ist ein High-Electron-Mobility-Transistor (HEMT), der eine erste Gateelektrode aufweist, sowie eine erste Laststrecke, die über die erste Gateelektrode gesteuert werden kann. Der zweite Transistor weist eine zweite Gateelektrode auf, sowie eine zweite Laststrecke, die über die zweite Gateelektrode gesteuert werden kann. Der dritte Transistor ist ein High-Electron-Mobility-Transistor, der eine dritte Gateelektrode aufweist, sowie eine dritte Laststrecke, die über die dritte Gateelektrode gesteuert werden kann. Bei dem zweiten Transistor kann es sich ebenfalls um einen High-Electron-Mobility-Transistor (HEMT) handeln. Die erste Laststrecke und die zweite Laststrecke sind elektrisch zwischen dem ersten Hauptkontaktpad und dem zweiten Hauptkontaktpad in Reihe geschaltet. Außerdem sind die erste Laststrecke, die zweite Laststrecke und die dritte Laststrecke zwischen dem ersten Hauptkontaktpad und dem zweiten Hauptkontaktpad elektrisch in Reihe geschaltet. Weiterhin wird eine Steuereinheit zum Steuern (wenigstens) des ersten Transistors bereitgestellt. Zu einem ersten Zeitpunkt wird die Steuereinheit hochgefahren, indem an die Steuereinheit eine Steuereinheitversorgungsspannung angelegt wird. Zu einem dem ersten Zeitpunkt folgenden zweiten Zeitpunkt wird der zweite Transistor eingeschaltet, wobei das Einschalten nicht eher erfolgt, als bis die Steuereinheit bereit ist, ein erstes Steuerspannungssignal bereitzustellen, das ausreicht, um den ersten Transistor vollständig auszuschalten. Ab einem dem zweiten Zeitpunkt nachfolgenden dritten Zeitpunkt wird begonnen, sowohl den ersten Transistor als auch den dritten Transistor wiederholt und synchron ein- und auszuschalten, während der zweite Transistor eingeschaltet bleibt.
  • Die Elemente in den Figuren sind relativ zueinander nicht notwendigerweise maßstäblich dargestellt. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile. Die Merkmale der verschiedenen gezeigten Ausführungsbeispiele können miteinander kombiniert werden, sofern sie sich nicht gegenseitig ausschließen. Ausführungsbeispiele sind in den Figuren dargestellt und werden in der nachfolgenden Beschreibung erläutert.
  • 1A veranschaulicht eine schematische Querschnittsansicht eines Halbleiterbauelements mit einem selbstsperrenden HEMT und einem selbstleitenden HEMT, die monolithisch in einen gemeinsamen Halbleiterkörper integriert sind.
  • 1C veranschaulicht ein Schaltbild des Halbleiterbauelements gemäß den 1A und 1B.
  • 2A veranschaulicht eine schematische Querschnittsansicht eines bidirektionalen Halbleiterbauelements mit zwei selbstleitenden HEMTs und einem selbstsperrenden HEMT, die monolithisch in einen gemeinsamen Halbleiterkörper integriert sind, wobei eine Laststrecke des selbstsperrenden HEMTs elektrisch in Reihe zwischen die Laststrecken der selbstleitenden HEMTs geschaltet ist.
  • 2B veranschaulicht eine schematische Querschnittsansicht eines Halbleiterbauelements, das die Struktur des Halbleiterbauelements gemäß 2A in einer Schnittebene E2-E2 aufweist.
  • 2C veranschaulicht ein Schaltbild des Halbleiterbauelements gemäß den 2A und 2B.
  • 3A veranschaulicht eine schematische Querschnittsansicht eines bidirektionalen Halbleiterbauelements mit zwei selbstleitenden HEMTs und einem selbstsperrenden HEMT, die monolithisch in einen gemeinsamen Halbleiterkörper integriert sind, wobei eine Laststrecke des selbstsperrenden HEMTs elektrisch in Reihe zwischen die Laststrecken der selbstleitenden HEMTs geschaltet ist.
  • 3B veranschaulicht eine schematische Querschnittsansicht eines Halbleiterbauelements, das die Struktur des Halbleiterbauelements gemäß 3A in einer Schnittebene E3-E3 aufweist.
  • 3C veranschaulicht ein Schaltbild des Halbleiterbauelements gemäß den 3A und 3B.
  • 4 veranschaulicht eine schematische Querschnittsansicht eines bidirektionalen Halbleiterbauelements, das wie unter Bezugnahme auf die 1A bis 1C erläutert ausgelegt ist, wobei allerdings eine gemeinsame Elektrode, die eine Sourceelektrode des ersten Transistors und eine Drainelektrode des zweiten Transistors darstellt, nicht aus dem Halbleiterbauelement herausgeführt ist.
  • 5 veranschaulicht eine schematische Querschnittsansicht eines bidirektionalen Halbleiterbauelements, das wie unter Bezugnahme auf die 3A bis 3C erläutert ausgelegt ist, wobei allerdings eine gemeinsame Elektrode, die eine Sourceelektrode des ersten Transistors und eine Sourceelektrode des dritten Transistors darstellt, nicht aus dem Halbleiterbauelement herausgeführt ist.
  • 6 veranschaulicht ein Zeitverlaufsdiagramm für einen möglichen Betrieb der Halbleiterbauelemente gemäß den 1A bis 4. Für Halbleiterbauelemente gemäß 2A bis 2C und 3A bis 3C wird ein erfindungsgemäßer Betrieb erläutert.
  • 1A veranschaulicht ein Beispiel eines Halbleiterbauelements 100. Ein Schaltbild, das insbesondere das Halbleiterbauelement 100 veranschaulicht, ist in 1C dargestellt. In einen Halbleiterkörper 99 des Halbleiterbauelements 100 sind ein erster Transistor 1 und zweiter Transistor 2 monolithisch integriert.
  • Der Halbleiterkörper 99 weist ein Substrat 10 auf, eine auf dem Substrat 10 angeordnete erste Halbleiterschicht 11 und eine auf der ersten Halbleiterschicht angeordnete zweite Halbleiterschicht 12. Optional kann das Substrat 10 Silizium aufweisen. Allerdings können andere Materialien ebenfalls verwendet werden.
  • Die erste Halbleiterschicht 11 ist zwischen dem Substrat 10 und der zweiten Halbleiterschicht 12 angeordnet. Zwischen der ersten Halbleiterschicht 11 und der zweiten Halbleiterschicht 12 ist ein Heteroübergang ausgebildet. Im Sinne der vorliegenden Erfindung ist ein „Heteroübergang“ ein Übergang zwischen zwei aneinander angrenzenden Halbleitermaterialien, die ungleiche Bandlücken (d.h. die Energielücken zwischen dem Valenzband und dem Leitungsband) aufweisen. Beispielsweise kann der Unterschied zwischen den Bandlücken der ersten und zweiten Halbleiterschichten 11, 12 wenigstens 0,3 eV (Elektronenvolt) betragen und/oder kleiner oder gleich 1,4 eV sein.
  • Um den Heteroübergang lateral zu isolieren, ist eine laterale elektrische Isolierung 24 vorgesehen. Die laterale elektrische Isolierung 24 kann beispielsweise dadurch hergestellt werden, dass in die ersten und zweiten Halbleiterschichten 11, 12 Argon implantiert wird, um diese Schichten 11, 12 im Bereich der späteren lateralen elektrischen Isolierung 24 vollständig zu amorphisieren. Eine weitere Möglichkeit besteht darin, einen Hohlraum im Bereich der späteren lateralen elektrischen Isolierung 24 zu erzeugen, beispielsweise dadurch, dass das Halbleitermaterial von diesem Bereich weggeätzt wird und der Leerraum nachfolgend mit einem dielektrischen Material gefüllt wird. Alternativ dazu kann der Leerraum frei gelassen werden. Die erste Halbleiterschicht 11 wird auch als „Pufferschicht“ bezeichnet, und die zweite Halbleiterschicht 12 wird auch als „Barriereschicht“ bezeichnet. Optional kann die zweite Halbleiterschicht 12 aus einer Anzahl von Teilschichten hergestellt sein.
  • Die erste Halbleiterschicht 11 weist eine erste Bandlücke auf, und die zweite Halbleiterschicht 12 weist eine zweite Bandlücke auf, die größer ist als die erste Bandlücke. Beispielsweise kann der Unterschied zwischen der zweiten Bandlücke und der ersten Bandlücke größer sein als 2 eV. Allerdings können erste und zweite Halbleiterschichten 11, 12, die einen geringeren Bandlückenunterschied aufweisen, ebenso verwendet werden.
  • Aufgrund des Bandlückenunterschieds zwischen der ersten und zweiten Halbleiterschicht 11, 12 begeben sich Elektronen aus der zweiten Halbleiterschicht 12 in die erste Halbleiterschicht 11 und bilden in der ersten Halbleiterschicht 11 ein zweidimensionales Elektronengas 5 (in '2DEG'). Das 2DEG 5 dient als elektrisch leitender Kanal für den ersten Transistor 1, den zweiten Transistor 2, sowie, bei anderen, nachfolgend unter Bezugnahme auf die 2A bis 2C, 3A bis 3C und 5 beschriebenen Anordnungen für Ausführungsbeispiele, auch einen dritten Transistor 3, der monolithisch in den Halbleiterkörper 99 integriert ist.
  • Um den Bandlückenunterschied zu erhalten, sind die erste Halbleiterschicht 11 und die zweite Halbleiterschicht 12 aus unterschiedlichen Halbleitergrundmaterialien oder Halbleitermaterialzusammensetzungen hergestellt, oder sie sind aus demselben Halbleitergrundmaterial aber mit unterschiedlichen Arten und/oder Konzentrationen von elektrisch aktiven Dotierstoffen hergestellt. Die erste Halbleiterschicht 11 kann nicht oder im Wesentlichen nicht mit elektrisch aktiven Dotierstoffen dotiert sein. Das heißt, die erste Halbleiterschicht 11 kann nicht n-dotiert oder im Wesentlichen nicht n-dotiert sein, und sie kann weiterhin nicht p-dotiert oder im Wesentlichen nicht p-dotiert sein. Die zweite Halbleiterschicht 12 kann ebenfalls nicht oder im Wesentlichen nicht mit elektrisch aktiven Dotierstoffen dotiert sein. Das heißt, die zweite Halbleiterschicht 12 kann nicht n-dotiert oder im Wesentlichen nicht n-dotiert sein und weiterhin nicht p-dotiert oder im Wesentlichen nicht p-dotiert sein. Alternativ kann die zweite Halbleiterschicht 12 n-dotiert sein. Im Sinne der vorliegenden Erfindung bedeutet „im Wesentlichen undotiert“, dass (lediglich) eine unbeabsichtigte elektrisch aktive Dotierung vorliegt.
  • Prinzipiell können die erste Halbleiterschicht 11 und die zweite Halbleiterschicht 12 aus jeglichen Materialien bestehen oder jegliche Materialien aufweisen, die am Übergang zwischen der ersten Halbleiterschicht 11 und der zweiten Halbleiterschicht 12 ein 2DEG 5 hervorrufen.
  • Gemäß einem Ausführungsbeispiel kann die erste Halbleiterschicht 11 beispielsweise eine erste Aluminiumkonzentration (Al) aufweisen oder daraus bestehen, die geringer als eine zweite Aluminiumkonzentration der zweiten Halbleiterschicht 12. Dabei ist der Gehalt an Aluminium (sofern vorhanden) in der ersten Halbleiterschicht 11 (GaN) geringer als der Gehalt an Aluminium überall in der zweiten Halbleiterschicht 12. Bei jedem Ausführungsbeispiel können die Aluminiumgehalte sowohl der ersten als auch der zweiten Halbleiterschichten 11 bzw. 12 optional geringer sein als 0,4 Atom% oder sogar geringer als 0,3 Atom%.
  • Ebenfalls optional kann die erste Halbleiterschicht 11 Aluminium-Gallium-Nitrid aufweisen und/oder die zweite Halbleiterschicht 12 kann Aluminium-Gallium-Nitrid aufweisen. Dabei kann die zweite Aluminiumkonzentration der zweiten Halbleiterschicht 12 höher sein als die erste Aluminiumkonzentration der ersten Halbleiterschicht 11.
  • Optional kann eine zweite Halbleiterschicht 12 eine Anzahl von Teilschichten aufweisen, die Aluminium-Gallium-Nitrid mit unterschiedlichen Al-Konzentrationen besitzen.
  • Gemäß einem Ausführungsbeispiel besteht die zweite Halbleiterschicht 12 aus einem Material oder weist ein Material auf, dessen Gitter an GaN angepasst ist wie beispielsweise InAlN.
  • Auf der zweiten dielektrischen Schicht 12 sind eine erste dielektrische Schicht 21, eine zweite dielektrische Schicht 22 und eine dritte dielektrische 23 angeordnet. Die zweite dielektrische Schicht 22 ist zwischen der ersten dielektrischen Schicht 21 und der dritten dielektrischen Schicht 23 angeordnet. Das Halbleiterbauelement 100 enthält weiterhin, voneinander beabstandet, eine erste Hauptelektrode 41, eine zweite Hauptelektrode 42, sowie eine erste Zwischenelektrode 43, von denen jede die zweite Halbleiterschicht 12 elektrisch kontaktiert.
  • Der erste Transistor 1 ist ein selbstleitender HEMT (High-Electron-Mobility-Transistor) und enthält eine erste Gateelektrode 61, sowie eine erste Laststrecke, die zwischen der ersten Zwischenelektrode 43 und der zweiten Hauptelektrode 42 ausgebildet ist. Die erste Laststrecke ist über die erste Gateelektrode 61 steuerbar. Ein Transistor ist ein selbstleitender Transistor, wenn in einem Zustand, in dem die Spannung zwischen seiner Gateelektrode und seiner Sourceelektrode gleich Null ist, die Laststrecke elektrisch eingeschaltet ist (d.h. sich in ihrem leitenden Zustand befindet). Das heißt, bei dem Beispiel des HEMTs 1 des vorliegenden Beispiels gibt es keine Unterbrechung des 2DEG unterhalb der ersten Gateelektrode 61, wenn nicht eine ausreichend hohe Spannung zwischen die erste Gateelektrode 61 und die erste Zwischenelektrode 43 angelegt ist. Das Ausschalten des ersten Transistors 1 (d.h. in seinen Sperrzustand) setzt voraus, dass ein geeignetes elektrisches Potential an die erste Gateelektrode 61 angelegt wird. Ein derartiges elektrisches Potential kann an einem ersten Gatekontaktpad 51 angelegt werden, der elektrisch mit der ersten Gateelektrode 41 verbunden ist.
  • Im Gegensatz dazu ist der zweite Transistor 2 ein selbstsperrender HEMT. Der zweite Transistor 2 weist eine zweite Gateelektrode 62 auf, sowie eine zweite Laststrecke, die zwischen der ersten Hauptelektrode 41 und der ersten Zwischenelektrode 43 ausgebildet ist. Optional kann der Abstand d0 zwischen der zweiten Gateelektrode 62 und der ersten Halbleiterschicht 11 geringer sein als die Dicke d12 der zweiten Halbleiterschicht 12. Dabei ist die Dicke d12 in einer Richtung senkrecht zum Übergang zwischen der ersten und zweiten Halbleiterschicht 11 bzw. 12 zu messen. Die zweite Laststrecke ist über die zweite Gateelektrode 62 steuerbar. Ein Transistor ist ein selbstsperrender Transistor, wenn in einem Zustand, in dem die Spannung zwischen seiner Gateelektrode und seiner Sourceelektrode gleich Null ist, die Laststrecke ausgeschaltet ist (d.h. sich in ihrem Sperrzustand befindet). Das heißt, bei dem Beispiel des HEMTs 2 des vorliegenden Beispiels ist das 2DEG unterhalb der ersten Gateelektrode 61 unterbrochen, wenn nicht eine ausreichend hohe Spannung zwischen die zweite Gateelektrode 62 und die erste Hauptelektrode 41 angelegt wird. Das Einschalten des zweiten Transistors 2 (d.h. in seinem elektrisch leitenden Zustand) setzt voraus, dass ein ausreichendes elektrisches Potential an die zweite Gateelektrode 62 angelegt wird. Ein derartiges elektrisches Potential kann an einem zweiten Gatekontaktpad 52 angelegt werden, der elektrisch mit der zweiten Gateelektrode 42 verbunden ist.
  • Unter ergänzender Bezugnahme auf 1C ist zu erkennen, dass die erste Hauptelektrode 41 eine Sourceelektrode S2 des zweiten Transistors 2 bilden kann, dass die zweite Hauptelektrode 42 eine Drainelektrode D1 des ersten Transistors 1 bilden kann, und dass die erste Zwischenelektrode 43 eine Sourceelektrode S1 des ersten Transistors 1 und/oder eine Drainelektrode D2 des zweiten Transistors 2 bilden kann.
  • Um den zweiten Transistor 2 einzuschalten, muss ein geeignetes elektrisches Potential an die zweite Gateelektrode 62 angelegt werden. Hierzu kann eine geeignete Spannung zwischen die erste Hauptelektrode 41 und die zweite Gateelektrode 62 angelegt werden. Um zu ermöglichen, dass ein elektrisches Potential von außerhalb des Halbleiterbauelements 100 an die zweite Gateelektrode 62 angelegt werden kann, kann ein zweiter Gatekontaktpad 52 vorhanden sein, der elektrisch mit der zweiten Gateelektrode 62 verbunden und von außerhalb des Halbleiterbauelements 100 zugänglich ist. Das elektrische Potential der ersten Hauptelektrode 41 dient als Referenzpotential für ein zweites Steuerspannungssignal CTRL2, das an die zweite Gateelektrode 62, z.B. über dem zweiten Gatekontaktpad 52, angelegt wird.
  • Entsprechend muss, um den ersten Transistor 1 auszuschalten, ein geeignetes elektrisches Potential an die erste Gateelektrode 61 angelegt werden. Hierzu kann eine geeignete Spannung zwischen die erste Zwischenelektrode 43 und die erste Gateelektrode 61 angelegt werden. Um zu ermöglichen, dass ein elektrisches Potential von außerhalb des Halbleiterbauelements 100 an die erste Gateelektrode 61 angelegt werden kann, kann ein erster Gatekontaktpad 51 vorhanden sein, der elektrisch mit der ersten Gateelektrode 61 verbunden und von außerhalb des Halbleiterbauelements 100 zugänglich ist. Das elektrische Potential der ersten Zwischenelektrode 43 dient als Referenzpotential für ein erstes Steuerspannungssignal CTRL1, das an die erste Gateelektrode 61, z.B. über den ersten Gatekontaktpad 51, angelegt wird.
  • Es wird darauf hingewiesen, dass die Verwendung von Niedervolt-Steuerspannungssignalen CTRL1, CTRL2 und, wie nachfolgend beschrieben wird, auch CTRL3, die z.B. maximale Beträge von weniger als 20 V aufweisen, den Einsatz einer relativ einfachen und kostengünstigen Niederspannungssteuereinheit 200 ermöglicht, die die Steuerspannungssignale CTRL1, CTRL2 und, soweit vorhanden, CTRL3 bereitstellt.
  • Optional kann ein erster Gatewiderstand R1 (in 1A nicht gezeigt) zwischen die erste Gateelektrode 61 und den ersten Gatekontaktpad 51 geschaltet werden. Ebenfalls optional kann ein zweiter Gatewiderstand R2 (in 1A nicht gezeigt) zwischen die zweite Gateelektrode 62 und den zweiten Gatekontaktpad 52 geschaltet werden. Der erste Gatewiderstand R1 und/oder der zweite Gatewiderstand R2 können monolithisch in den Halbleiterkörper 99 integriert sein.
  • Abweichend von der Querschnittsansicht gemäß 1A müssen der erste Hauptkontaktpad 31, der zweite Hauptkontaktpad 32, der dritte Zwischenkontaktpad 33, der erste Gatekontaktpad 51 und der zweite Gatekontaktpad 52 nicht notwendigerweise in einer gemeinsamen Schnittebene liegen.
  • 1B stellt eine Querschnittsansicht des Halbleiterbauelements 100 gemäß 1A in einer Schnittebene E1-E1 dar. Allerdings sind die Gateelektroden 61 und 62 sowie die dielektrischen Schichten 21 und 22 in 1B weggelassen, so dass lediglich die ersten und zweiten Hauptelektroden 41, 42 sowie die erste Zwischenelektrode 43 dargestellt sind. Wie zu erkennen ist, kann die erste Zwischenelektrode 43 zwischen der ersten Hauptelektrode 41 und der zweiten Hauptelektrode 42 angeordnet sein.
  • Außerdem kann die erste Hauptelektrode 41 eine Vielzahl von gestaffelten ersten Fingern 411 aufweisen, und die erste Zwischenelektrode 43 kann eine Vielzahl von gestaffelten ersten Fingern 431 aufweisen, die mit den ersten Fingern 411 der ersten Hauptelektrode 41 ineinander greifen. Außerdem kann die zweite Hauptelektrode 42 eine Vielzahl von gestaffelten ersten Fingern 421 aufweisen und die erste Zwischenelektrode 43 kann eine Vielzahl von gestaffelten zweiten Fingern 432 aufweisen, die mit den ersten Fingern 421 der zweiten Hauptelektrode 42 ineinander greifen.
  • Nun werden Bezug nehmend auf 2A und 3A weitere Ausgestaltungen eines Halbleiterbauelements 100 veranschaulicht. In beiden Fällen kann das Halbleiterbauelement 100 bidirektional betrieben werden. Das heißt, das Halbleiterbauelement 100 kann unabhängig von der Polarität einer Spannung, die zwischen die ersten und zweiten Hauptkontaktpads 31 und 32 angelegt ist, betrieben werden. Das heißt, der Unterschied zwischen einem ersten elektrischen Potential V1, das an dem ersten Hauptkontaktpad 31 angelegt ist, und einem zweiten elektrischen Potential V2, das an dem zweiten Hauptkontaktpad 32 angelegt ist, kann positiv oder negativ sein.
  • Ein Schaltbild, das insbesondere das Halbleiterbauelement 100 gemäß 2A veranschaulicht, ist in 2C dargestellt, und ein Schaltbild, das insbesondere das Halbleiterbauelement 100 gemäß 3A veranschaulicht, ist in 3C dargestellt.
  • Bei den beiden Anordnungen für Ausführungsbeispiele der 2A und 3A können der Halbleiterkörper 99 und das Substrat 10 dieselbe Struktur aufweisen und aus denselben Materialien bestehen, wie sie bereits vorangehend unter Bezugnahme auf das Beispiel der 1A bis 1C erläutert wurden.
  • In den Halbleiterkörper 99 gemäß 2A sind ein erster Transistor 1, ein zweiter Transistor 2 und dritter Transistor 3 monolithisch integriert. Der erste Transistor 1 ist ein selbstleitender HEMT und weist eine erste Gateelektrode 61 auf, sowie eine erste Laststrecke, die zwischen der ersten Hauptelektrode 41 und einer zweiten Zwischenelektrode 44 ausgebildet ist, die an die zweite Halbleiterschicht 12 angeschlossen ist. Die erste Laststrecke ist über die erste Gateelektrode 61 steuerbar.
  • Der zweite Transistor 2 ist wiederum ein selbstsperrender HEMT. Der zweite Transistor 2 weist eine zweite Gateelektrode 62 auf, sowie eine zweite Laststrecke, die zwischen der zweiten Zwischenelektrode 44 und der ersten Zwischenelektrode 43 ausgebildet ist. Die zweite Laststrecke ist über die zweite Gateelektrode 62 steuerbar.
  • Weiterhin ist der dritte Transistor 3 ein selbstleitender HEMT und weist eine dritte Gateelektrode 63 auf, sowie eine dritte Laststrecke, die zwischen der ersten Zwischenelektrode 43 und der zweiten Hauptelektrode 42 ausgebildet ist. Die dritte Laststrecke ist über die dritte Gateelektrode 63 steuerbar.
  • Die zweite Laststrecke ist elektrisch zwischen die erste Laststrecke und die dritte Laststrecke in Reihe geschaltet. Wenn der zweite Transistor 2 eingeschaltet wird, verbindet er die Sourceelektrode S1 (44) des ersten Transistors 1 mit der Sourceelektrode S3 (43) des dritten Transistors 3.
  • Bezug nehmend auf 2B und 2C ist erkennbar, dass die erste Hauptelektrode 41 eine Drainelektrode D1 des ersten Transistors 1 bilden kann, dass die zweite Hauptelektrode 42 eine Drainelektrode D3 des dritten Transistors 3 bilden kann, dass die erste Zwischenelektrode 43 eine Sourceelektrode S3 des dritten Transistors 3 und/oder eine Drainelektrode D2 des zweiten Transistors 2 bilden kann, und dass die zweite Zwischenelektrode 44 eine Sourceelektrode S2 des zweiten Transistors 2 und/oder eine Sourceelektrode S1 des ersten Transistors 1 bilden kann.
  • Um den zweiten Transistor 2 einzuschalten, muss ein geeignetes elektrisches Potential an die zweite Gateelektrode 62 angelegt werden. Hierzu kann eine geeignete Spannung zwischen die zweite Zwischenelektrode 44 und die zweite Gateelektrode 62 angelegt werden. Um zu ermöglichen, dass ein elektrisches Potential an die zweite Gateelektrode 62 angelegt werden kann, kann ein zweiter Gatekontaktpad 52 vorhanden sein, der elektrisch an die zweite Gateelektrode 62 angeschlossen und von außerhalb des Halbleiterbauelements 100 zugänglich ist. Das elektrische Potential der zweiten Zwischenelektrode 44 dient als Referenzpotential für ein zweites Steuerspannungssignal CTRL2, das an die zweite Gateelektrode 62 angelegt wird, beispielsweise über den zweiten Gatekontaktpad 52.
  • Entsprechend muss, um den ersten Transistor 1 auszuschalten, ein geeignetes elektrisches Potential an die erste Gateelektrode 61 angelegt werden. Hierzu kann eine geeignete Spannung zwischen die zweite Zwischenelektrode 44 und die erste Gateelektrode 61 angelegt werden. Um zu ermöglichen, dass ein elektrisches Potential an die erste Gateelektrode 61 angelegt werden kann, kann ein erster Gatekontaktpad 51 vorhanden sein, der elektrisch mit der ersten Gateelektrode 61 verbunden und von außerhalb des Halbleiterbauelements 100 zugänglich ist. Das elektrische Potential der zweiten Zwischenelektrode 44 dient als Referenzpotential für ein erstes Steuerspannungssignal CTRL1, das an die erste Gateelektrode 61 angelegt wird, z.B. über den ersten Gatekontaktpad 51.
  • Weiterhin muss, um den dritten Transistor 3 auszuschalten, ein geeignetes elektrisches Potential an die dritte Gateelektrode 63 angelegt werden. Hierzu kann eine geeignete Spannung zwischen die erste Zwischenelektrode 43 und die dritte Gateelektrode 63 angelegt werden. Um zu ermöglichen, dass ein elektrisches Potential an die dritte Gateelektrode 63 angelegt werden kann, kann ein dritter Gatekontaktpad 53 vorhanden sein, der elektrisch mit der dritten Gateelektrode 63 verbunden und von außerhalb des Halbleiterbauelements 100 zugänglich ist. Das elektrische Potential der ersten Zwischenelektrode 43 dient als Referenzpotential für ein drittes Steuerspannungssignal CTRL3, das an die dritte Gateelektrode 63 angelegt wird, z.B. über den dritten Gatekontaktpad 53.
  • 2B ist eine Querschnittsansicht eines Halbleiterbauelements 100 gemäß 2A in einer Schnittebene E2-E2. Allerdings sind in 2B die Gateelektroden 61, 62 und 63 sowie die dielektrischen Schichten 21 und 22 weggelassen. Wie zu erkennen ist, kann die erste Zwischenelektrode 43 zwischen der zweiten Hauptelektrode 42 und der zweiten Zwischenelektrode 44 angeordnet sein, und die zweite Zwischenelektrode 44 kann zwischen der ersten Hauptelektrode 41 und der ersten Zwischenelektrode 43 angeordnet sein.
  • Weiterhin kann die erste Zwischenelektrode 43 eine Vielzahl von gestaffelten ersten Fingern 431 aufweisen, und die zweite Hauptelektrode 42 kann eine Vielzahl von gestaffelten ersten Fingern 421 aufweisen, die mit den ersten Fingern 431 der ersten Zwischenelektrode 43 ineinander greifen.
  • Außerdem kann die erste Zwischenelektrode 43 eine Vielzahl von gestaffelten zweiten Fingern 432 aufweisen, und die zweite Zwischenelektrode 44 kann eine Vielzahl von gestaffelten ersten Fingern 441 aufweisen, die mit den zweiten Fingern 432 der ersten Zwischenelektrode 43 ineinander greifen.
  • Darüber hinaus kann die erste Hauptelektrode 41 eine Vielzahl von gestaffelten ersten Fingern 411 aufweisen, und die zweite Hauptelektrode 44 kann eine Vielzahl von gestaffelten zweiten Fingern 442 aufweisen, die mit dem ersten Finger 411 der ersten Hauptelektrode 41 ineinander greifen.
  • Bei der Anordnung für Ausführungsbeispiele gemäß den 3A bis 3C ist die dritte Laststrecke elektrisch in Reihe geschaltet zwischen der ersten Laststrecke und der zweiten Laststrecke.
  • Bezug nehmend auf 3B und 3C ist erkennbar, dass die erste Hauptelektrode 41 eine Sourceelektrode S2 des zweiten Transistors 2 bilden kann, dass die zweite Hauptelektrode 42 eine Sourceelektrode S1 des ersten Transistors 1 bilden kann, dass die erste Zwischenelektrode 43 eine Sourceelektrode S3 des dritten Transistors 3 und/oder eine Drainelektrode D2 des zweiten Transistors 2 bilden kann, und dass die zweite Zwischenelektrode 44 eine Drainelektrode D1 des ersten Transistors 1 und/oder eine Drainelektrode D3 des dritten Transistors 3 bilden kann.
  • Um den zweiten Transistor 2 einzuschalten, muss ein geeignetes elektrisches Potential an die zweite Gateelektrode 62 angelegt werden. Hierzu kann eine geeignete Spannung zwischen die erste Hauptelektrode 41 und die zweite Gateelektrode 62 angelegt werden. Um zu ermöglichen, dass ein elektrisches Potential an die zweite Gateelektrode 62 angelegt werden kann, kann ein zweiter Gatekontaktpad 52 vorhanden sein, der elektrisch mit der zweiten Gateelektrode 62 verbunden und von außerhalb des Halbleiterbauelements 100 zugänglich ist. Das elektrische Potential der ersten Hauptelektrode 41 dient als Referenzpotential für ein zweites Steuerspannungssignal CTRL2, das an die zweite Gateelektrode 62 angelegt wird, z.B. über den zweiten Gatekontaktpad 52.
  • Entsprechend muss, um den ersten Transistor 1 auszuschalten, ein geeignetes elektrisches Potential an die erste Gateelektrode 61 angelegt werden. Hierzu kann eine geeignete Spannung zwischen die zweite Hauptelektrode 42 und die erste Gateelektrode 61 angelegt werden. Um zu ermöglichen, dass ein elektrisches Potential an die erste Gateelektrode 61 angelegt werden kann, kann ein erster Gatekontaktpad 51 vorhanden sein, der elektrisch mit der ersten Gateelektrode 61 verbunden und von außerhalb des Halbleiterbauelements 100 zugänglich ist. Das elektrische Potential der zweiten Zwischenelektrode 44 dient als Referenzpotential für ein erstes Steuerspannungssignal CTRL1, das an die erste Gateelektrode 61 angelegt wird, z.B. über den ersten Gatekontaktpad 51.
  • Weiterhin muss, um den dritten Transistor 3 auszuschalten, ein geeignetes elektrisches Potential an die dritte Gateelektrode 63 angelegt werden. Hierzu kann eine geeignete Spannung zwischen die erste Zwischenelektrode 43 und die dritte Gateelektrode 63 angelegt werden. Um zu ermöglichen, dass ein elektrisches Potential an die dritte Gateelektrode 63 angelegt werden kann, kann ein dritter Gatekontaktpad 53 vorhanden sein, der elektrisch mit der dritten Gateelektrode 63 verbunden und von außerhalb des Halbleiterbauelements 100 zugänglich ist. Das elektrische Potential der ersten Zwischenelektrode 43 dient als Referenzpotential für ein drittes Steuerspannungssignal CTRL3, das an die dritte Gateelektrode 63 angelegt wird, z.B. über den dritten Gatekontaktpad 53.
  • 3B ist eine Querschnittsansicht des Halbleiterbauelements 100 gemäß 3A in einer Schnittebene E3-E3. Allerdings sind in 3B die Gateelektroden 61, 62 und 63 sowie die dielektrischen Schichten 21 und 22 weggelassen. Wie zu erkennen ist, kann die erste Zwischenelektrode 43 zwischen der ersten Hauptelektrode 41 und der zweiten Zwischenelektrode 44 angeordnet sein, und die zweite Zwischenelektrode 44 kann zwischen der zweiten Hauptelektrode 42 und der zweiten Zwischenelektrode 44 angeordnet sein.
  • Weiterhin kann die erste Zwischenelektrode 43 eine Vielzahl von gestaffelten ersten Fingern 431 aufweisen, und die erste Hauptelektrode 41 kann eine Vielzahl von gestaffelten ersten Fingern 411 aufweisen, die mit den ersten Fingern 431 der ersten Zwischenelektrode 43 ineinander greifen.
  • Außerdem kann die zweite Hauptelektrode 42 eine Vielzahl von gestaffelten ersten Fingern 421 aufweisen, und die zweite Zwischenelektrode 44 kann eine Vielzahl von gestaffelten ersten Fingern 441 aufweisen, die mit den ersten Fingern 421 der zweiten Hauptelektrode 42 ineinander greifen. Außerdem kann die erste Zwischenelektrode 43 eine Vielzahl von gestaffelten zweiten Fingern 432 aufweisen, und die zweite Zwischenelektrode 44 kann eine Vielzahl von gestaffelten zweiten Fingern 442 aufweisen, die mit den zweiten Fingern 432 der ersten Zwischenelektrode 43 ineinander greifen.
  • Bei allen Ausgestaltungen der vorliegenden Erfindung, insbesondere mit den vorangehend unter Bezugnahme auf die 2A bis 2C und 3A bis 3C erläuterten Anordnungen sowie den weiteren nachfolgend beschriebenen Anordnungen mit einem dritten Transistor weist das Halbleiterbauelement 100 eine Reihenschaltung mit den Laststrecken des selbstleitenden ersten Transistors 1, des selbstsperrenden zweiten Transistors 2 und des selbstleitenden dritten Transistors 3 auf. Gemäß der vorliegenden Erfindung dient der selbstsperrende zweite Transistor 2 dazu, in einem Zustand, in dem die Steuereinheit 200 nicht oder noch nicht bereit ist, ein Steuersignal CTRL1 und/oder CTRL3 bereitzustellen, das ausreicht, um den ersten Transistor 1 und/oder den dritten Transistor 3 auszuschalten, einen Kurzschluss der Reihenschaltung zu vermeiden.
  • Nachdem die Steuereinheit 200 dazu in der Lage ist, ein derartiges ausreichendes Steuersignal CTRL1 und/oder CTRL3 bereitzustellen, kann die Vermeidung eines Kurzschlusses der Reihenschaltung nun dadurch realisiert werden, dass von dem ersten und dritten Transistor 1, 3 einer oder beide ausgeschaltet werden, und dass der zweite Transistor eingeschaltet wird und während des nachfolgenden „normalen Schaltbetriebs“ des ersten Transistors 1 und, soweit vorhanden, des dritten Transistors 3, eingeschaltet bleibt. Während des „normalen Schaltbetriebs“ des ersten Transistors 1 und, sofern vorhanden, des dritten Transistors 3, kann jeder dieser Transistoren 1 und/oder 3 vielfach abwechselnd ein- und ausgeschaltet werden. Daher kann der „normale Schaltbetrieb“ vorteilhafterweise unter Verwendung von einem oder mehreren selbstleitenden Transistoren 1, 3 anstelle von einem (oder mehreren) selbstsperrenden Transistoren 2 erfolgen.
  • 4 veranschaulicht nahezu dasselbe unter Bezugnahme auf 1A bis 1C erläuterte bidirektionale Halbleiterbauelement 100. Der einzige Unterschied besteht darin, dass die erste Zwischenelektrode 43 nicht aus dem Halbleiterbauelement 100 heraus geführt ist. Das heißt, die erste Zwischenelektrode 43 ist nicht von außerhalb des Halbleiterbauelements 100 her zugänglich, da es im Vergleich mit dem Halbleiterbauelement 100 der 1A bis 1C keinen ersten Zwischenkontaktpad 33 gibt, der elektrisch an die erste Zwischenelektrode 43 angeschlossen ist.
  • 5 veranschaulicht nahezu dasselbe unter Bezugnahme auf 3A bis 3C erläuterte bidirektionale Halbleiterbauelement 100. Der einzige Unterschied besteht darin, dass die erste Zwischenelektrode 43 nicht aus dem Halbleiterbauelement 100 heraus geführt ist. Das heißt, die erste Zwischenelektrode 43 ist nicht von außerhalb des Halbleiterbauelements 100 her zugänglich, da es abweichend von dem Halbleiterbauelement 100 der 3A bis 3C keinen ersten Zwischenkontaktpad 33 gibt, der elektrisch an die erste Zwischenelektrode 43 angeschlossen ist.
  • Bei beiden Anordnungen von 4 und 5 ist ein externer Zugriff auf die erste Zwischenelektrode 43 nicht erforderlich, da der „normale Schaltbetrieb“ erfordert, dass der zweite Transistor 2 eingeschaltet ist. Das heißt, es gibt nur einen geringen Spannungsabfall über der Laststrecke des zweiten Transistors 2, so dass das elektrische Potential der ersten Hauptelektrode 41 als Referenzpotential zum Steuern des ersten Transistors 1 (4) und des dritten Transistors 3 (5) verwendet werden kann.
  • Im Hinblick auf die Anordnungen von 2A bis 2C und 3A bis 5 ist darauf hinzuweisen, dass die Verwendung von Niederspannungs-Steuerspannungssignalen CTRL1, CTRL2 und, sofern vorhanden, CTRL3, die z.B. Maximalbeträge von weniger als 20 V aufweisen, die Verwendung einer kostengünstigen Niederspannungssteuereinheit 200 ermöglichen, die die Steuerspannungssignale CTRL1, CTRL2 und, sofern erforderlich, CTRL3, bereitstellt.
  • In jedem Fall optional kann ein erster Gatewiderstand R1 (in den 1A, 2A, 3A, 4 und 5 nicht gezeigt) optional zwischen die erste Gateelektrode 61 und den ersten Gatekontaktpad 51 geschaltet werden, kann ein zweiter Gatewiderstand R2 (in den 1A, 2A, 3A, 4 und 5 nicht gezeigt) optional zwischen die zweite Gateelektrode 62 und den zweiten Gatekontaktpad 52 geschaltet werden, und kann ein dritter Gatewiderstand R3 (in den 2A, 3A und 5) optional zwischen die dritte Gateelektrode 63 und den dritten Gatekontaktpad 53 geschaltet werden.
  • Der erste Gatewiderstand R1 und/oder der zweite Gatewiderstand R2 und/oder der dritte Gatewiderstand R3 können monolithisch in den Halbleiterkörper 99 integriert sein. Ein jeder der Gatewiderstände R1, R2 und, sofern vorhanden, R3, kann beispielsweise einen Widerstand von wenigstens 0,5 Ω (Ohm) oder von wenigstens 1,0 Ω (Ohm) aufweisen.
  • Abweichend von den Querschnittsansichten der 1A, 2A, 3A, 4 und 5 müssen der erste Hauptkontaktpad 31, der zweite Hauptkontaktpad 32, der erste Zwischenkontaktpad 33 und, sofern vorhanden, der zweiten Zwischenkontaktpad 34, der erste Gatekontaktpad 51, der zweite Gatekontaktpad 52 und, sofern vorhanden, der dritte Gatekontaktpad 53, nicht zwingend eine gemeinsame Schnittebene aufweisen.
  • Nun ist Bezug nehmend auf 6 ein schematisches Zeitverlaufsdiagramm für einen möglichen Betrieb eines der vorangehend erläuterten Halbleiterbauelemente 100 veranschaulicht. Das Zeitverlaufsdiagramm enthält vier Unterdiagramme (a), (b), (c) und (d). Alle Unterdiagramme (a), (b), (c) und (d) hängen ab von der Zeit t und besitzen dieselbe Zeitskalierung. Das Unterdiagramm (d) findet nur Anwendung, wenn es, wie in dem erfindungsgemäßen Verfahren vorgesehen, einen dritten Transistor 3 gibt, der monolithisch in den Halbleiterkörper 99 integriert ist.
  • Das Unterdiagramm (a) veranschaulicht den zeitlichen Verlauf einer Steuereinheitversorgungsspannung U200, die als Spannungsversorgung für eine Steuereinheit 2, siehe die 1C, 2C und 3C, die dazu verwendet wird, wenigstens den zweiten Transistor 2, optional auch den ersten Transistor 1 und/oder den dritten Transistor 3, anzusteuern. Die Unterdiagramme (b), (c) und (d) veranschaulichen die Schaltzustände der Transistoren 1, 2 bzw. 3 in Abhängigkeit von der Zeit t.
  • Zu einem Zeitpunkt t0 sind das Halbleiterbauelement 100 und die Steuereinheit 200 ausgeschaltet. Daher sind die Laststrecken des (selbstleitenden) ersten Transistors 1 und, sofern vorhanden, des (selbstleitenden) dritten Transistors 3 elektrisch leitend. Wenn in diesem Zustand unterschiedliche elektrische Potentiale V1 und V2 an den ersten Hauptkontaktpad 31 bzw. den zweiten Hauptkontaktpad 32 angelegt werden, verhindert der (selbstsperrende) zweite Transistor 2 einen Kurzschluss zwischen dem ersten Hauptkontaktpad 31 und dem zweiten Hauptkontaktpad 32.
  • Um das Halbleiterbauelement 100 hochzufahren und ordnungsgemäß zu steuern, ist es auch erforderlich, dass die Steuereinheit 200 ebenfalls ordnungsgemäß arbeitet. Hierzu wird der Steuereinheit 200 zu einem dem Zeitpunkt t0 nachfolgenden ersten Zeitpunkt t1 eine Steuereinheitversorgungsspannung U200 zugeführt. Aufgrund interner Kapazitäten etc. der Steuereinheit 200 und z.B. des Interfaces zwischen der Steuereinheit 200 und der zweiten Gateelektrode 62 ist die Steuereinheit 200, nachdem sie die Steuereinheitversorgungsspannung U200 erhalten hat, noch nicht sofort dazu in der Lage, ein erstes Steuerspannungssignal CTRL1 bereitzustellen, das ausreicht, um den ersten Transistor 1 vollständig auszuschalten und, falls ein dritter Transistor 3 vorhanden ist, nicht unmittelbar dazu in der Lage ist, ein drittes Steuerspannungssignal CTRL3 bereitzustellen, das ausreicht, den dritten Transistor 3 vollständig auszuschalten. Daher wird der zweite Transistor 2, um den erwähnten Kurzschluss zu vermeiden, in seinem Sperrzustand gehalten, z.B. er bleibt er wenigstens so lange in seinem ausgeschalteten Zustand, bis die Steuereinheit 200 dazu bereit ist, ein erstes Steuerspannungssignal CTRL1 bereitzustellen, das ausreicht, um den ersten Transistor 1 und, falls vorhanden, ebenso den dritten Transistor 3 vollständig auszuschalten. Wenn die Steuereinheit 200 bereit ist, ein erstes Steuerspannungssignal CTRL1 bereitzustellen, das ausreicht, den ersten Transistor 1, und, sofern vorhanden, auch den dritten Transistor 3 vollständig auszuschalten, wird der zweite Transistor 2 eingeschaltet und kann während nachfolgender Wechselbetriebe („normaler Schaltbetrieb“) des ersten und/oder dritten Transistors 1 bzw. 3 dauerhaft eingeschaltet bleiben. Im Fall von nur einem Wechselbetrieb beginnt der Wechselbetrieb von einem dem zweiten Zeitpunkt t2 nachfolgenden dritten Zeitpunkt t3. Im Fall von zwei Wechselbetrieben beginnen beide oder einer der Wechselbetriebe zu einem dem zweiten Zeitpunkt t2 nachfolgenden dritten Zeitpunkt t3. Es wird darauf hingewiesen, dass das Einschalten des zweiten Transistors 2 an oder nach dem zweiten Zeitpunkt t2 erfolgen kann, jedoch nicht vor dem zweiten Zeitpunkt t2. Der/die Wechselbetrieb(e) dauern wenigstens eine Zeit Δt1 (Transistor 1) bzw. Δt3 (Transistor 3, sofern vorhanden). Im Prinzip kann jedes beliebige Timing von Wechselbetrieb(en) verwendet werden. Sowohl der erste als auch der dritte Transistor 1, 3 werden erfindungsgemäß wiederholt und simultan ein- und ausgeschaltet. Das heißt, der dritte Transistor 3 wird immer eingeschaltet, wenn der erste Transistor eingeschaltet wird, und der dritte Transistor 3 wird immer ausgeschaltet, wenn der erste Transistor 1 ausgeschaltet wird. In diesem Fall sind ihre Wechselbetriebe identisch und Δt3 = Δt1.
  • Nachdem der/die Wechselbetrieb(e) beendet wurde(n), können der Betrieb des Halbleiterbauelements 100 und der Steuereinheit 200 beendet werden, beispielsweise dadurch, dass sämtliche Spannungsversorgungen (z.B. U200 und V2 – V1) abgeschaltet werden. Allerdings könnte das einfache Abschalten der Versorgungsspannung U200 der Steuereinheit 200 eine Beschädigung des Halbleiterbauelements 100 verursachen, falls aufgrund von Schaltverzögerungen der erste, zweite und (sofern vorhanden) dritte Transistor 1, 2 und 3 eingeschaltet bleiben, während noch eine signifikante Spannung V2 – V1 zwischen dem ersten Hauptkontaktpad 31 und dem zweiten Hauptkontaktpad 32 anliegt. Daher wird die Steuereinheit 200 dadurch heruntergefahren, dass der zweite Transistor 2 zu einem dem dritten Zeitpunkt t3 nachfolgenden vierten Zeitpunkt t4 abgeschaltet wird und die Steuereinheitversorgungsspannung U200 zu einem dem vierten Zeitpunkt t4 nachfolgenden fünften Zeitpunkt t5 von der Steuereinheit 200 weg genommen wird. Dabei erfolgt das Wegnehmen der Steuereinheitversorgungsspannung U200 an der Steuereinheit 200 nicht, bevor nicht sichergestellt ist, dass der zweite Transistor 2 tatsächlich ausgeschaltet ist. „Tatsächlich“ bedeutet, dass sich die zweite Laststrecke in ihrem Sperrzustand befindet. Von dann an bleibt der zweite Transistor 2 ausgeschaltet. Der erste und, sofern vorhanden, dritte Transistor 1, 3 können zu jedem Zeitpunkt t1 + ∆t1, t3 + ∆t3, nachdem der betreffende Schaltbetrieb abgeschlossen ist, durch die Steuereinheit 200 aktiv eingeschaltet werden oder durch Wegnehmen der Steuereinheitversorgungsspannung U200 von der Steuereinheit 200 automatisch in ihren selbstleitenden Zustand schalten. Wie für den zuletzt genannten Fall in 6 gezeigt ist, können der eingeschaltete Zustand des ersten und dritten Transistors 1, 3 aufgrund von Schaltverzögerungen und in den Kapazitäten des Systems gespeicherten Speicherladungen im Vergleich zum Wegnehmen der Steuereinheitversorgungsspannung U200 verzögert erfolgen.
  • Das Sicherstellen, dass der zweite Transistor 2 tatsächlich ausgeschaltet ist, kann beispielsweise einfach dadurch erfolgen, dass eine gewisse Dauer, die größer ist als eine Schaltverzögerung zum Ausschalten des zweiten Transistors 2 gewartet wird. Diese Schaltverzögerung hängt ab von der Konfiguration des Systems mit dem Halbleiterbauelement 100 und der Steuereinheit 200.
  • Bei den obigen Ausführungsbeispielen kann der zweite Transistor 2 ein Niederspannungstransistor sein, d.h. ein Transistor, der eine geringe (maximale) Spannungsfestigkeit, z.B. weniger als 100 V, aufweist. Im Gegensatz dazu kann es sich bei dem ersten Transistor 1 und, sofern vorhanden, dem dritten Transistor 3 um Hochspannungstransistoren handeln, d.h. um Transistoren, die eine hohe (maximale) Spannungsfestigkeit, z.B. wenigstens 600 V, aufweisen. Der Vorteil eines Halbleiterbauelements 100, bei dem der zweite Transistor 2 ein Niederspannungstransistor ist, besteht darin, dass hinsichtlich der Struktur und der Herstellung des zweiten Transistors 2 geringe Anforderungen bestehen. Insbesondere wenn der zweite Transistor 2 ein galliumnitrid-basierter Transistor ist und ein Gatedielektrikum 71 aufweist, besteht ein Vorteil, da die Herstellung eines Gatedielektrikums, das ausreicht, hohen Spannungen zu widerstehen, wie sie bei einem Hochspannungstransistor auftreten, anspruchsvoll ist. Allerdings wird darauf hingewiesen, dass der zweite Transistor 2 kein Gatedielektrikum 71 aufweisen muss. Stattdessen kann auch jede andere Gatetechnologie wie beispielsweise eine p-dotierte Gateelektrode, die einen Übergang mit der zweiten Halbleiterschicht 12 bildet, verwendet werden, oder es kann anstelle einer zweiten Gateelektrode 62, die sich in einen in der zweiten Halbleiterschicht 12 gebildeten Einschnitt erstreckt, ein Verarmungsgebiet verwendet werden, das mit Fluor-Implantation erzeugt wurde, ohne dass in der zweiten Halbleiterschicht 12 ein Einschnitt erzeugt wird.
  • Weiterhin kann jeder der erläuterten zweiten Transistoren 2 nur eine geringe Spannung erfordern, um vollständig eingeschaltet zu werden (die zwischen S2 und die zweite Gateelektrode 61 anzulegen ist), z.B. weniger als 3 V. Dies verhindert einen Performanceverlust des zweiten Transistors 2 aufgrund einer Ladungsträgerinjektion in das zweite Gatedielektrikum 72 (sofern vorhanden). Das QGD/QGS-Verhältnis des zweiten Transistors 2 kann gering sein (QGD ist die Gate-Drain-Ladung und QGS die Gate-Source-Ladung). Die zweiten Transistoren 2 können auch eine geringe Schwellspannung VTH, z.B. weniger als 1 V, aufweisen.

Claims (3)

  1. Verfahren zum Betrieb eines Halbleiterbauelements, wobei das Verfahren aufweist: Bereitstellen eines Halbleiterbauelements, das einen Halbleiterkörper (99) aufweist, einen ersten Hauptkontaktpad (31), einen zweiten Hauptkontaktpad (32), einen selbstleitenden ersten Transistor (1), der monolithisch in den Halbleiterkörper (99) integriert ist, einen selbstsperrenden zweiten Transistor (2), der monolithisch in den Halbleiterkörper (99) integriert ist, und einen selbstleitenden dritten Transistor (3), der monolithisch in den Halbleiterkörper (99) integriert ist, wobei – der erste Transistor (1) ein High-Electron-Mobility-Transistor ist, der eine erste Gateelektrode (61) aufweist, sowie eine erste Laststrecke, die über die erste Gateelektrode (61) gesteuert werden kann; – der zweite Transistor (2) eine zweite Gateelektrode (62) aufweist, sowie eine zweite Laststrecke, die über die zweite Gateelektrode (62) gesteuert werden kann; – der dritte Transistor (3) ein High-Electron-Mobility-Transistor ist, der eine dritte Gateelektrode (63) aufweist, sowie eine dritte Laststrecke, die über die dritte Gateelektrode gesteuert (63) werden kann; – die erste Laststrecke, die zweite Laststrecke und die dritte Laststrecke zwischen dem ersten Hauptkontaktpad (31) und dem zweiten Hauptkontaktpad (32) elektrisch in Reihe geschaltet sind; Bereitstellen einer Steuereinheit (200) zum Steuern des ersten Transistors (1); Hochfahren der Steuereinheit (200) zu einem ersten Zeitpunkt (t1) durch Anlegen einer Steuereinheitversorgungsspannung (U200) an die Steuereinheit (200); Einschalten des zweiten Transistors (2) zu einem dem ersten Zeitpunkt (t1) nachfolgenden zweiten Zeitpunkt (t2), wobei das Einschalten nicht eher erfolgt, als bis die Steuereinheit (200) bereit ist, ein erstes Steuerspannungssignal (CTRL1) bereitzustellen, das ausreicht, um den ersten Transistor (1) vollständig auszuschalten; und Beginnen, ab einem dem zweiten Zeitpunkt (t2) nachfolgenden dritten Zeitpunkt (t3), sowohl den ersten Transistor (1) als auch den dritten Transistor (3) wiederholt und synchron ein- und auszuschalten, während der zweite Transistor (2) eingeschaltet bleibt.
  2. Verfahren nach Anspruch 1, das aufweist: Herunterfahren der Steuereinheit (200) durch – Ausschalten des zweiten Transistors (2) zu einem dem zweiten Zeitpunkt (t2) und/oder dem dritten Zeitpunkt (t3) nachfolgenden vierten Zeitpunkt (t4); und – Wegnehmen der Steuereinheitversorgungsspannung (U200) von der Steuereinheit (200) zu einem dem vierten Zeitpunkt (t4) nachfolgenden fünften Zeitpunkt (t5), während der zweite Transistor (2) ausgeschaltet bleibt.
  3. Verfahren nach einem der vorangehenden Ansprüche, bei dem die zweite Laststrecke elektrisch zwischen die erste Laststrecke und die dritte Laststrecke geschaltet ist; oder die dritte Laststrecke elektrisch zwischen die erste Laststrecke und die zweite Laststrecke geschaltet ist.
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