DE102014107318B4 - Gatespannungssteuerung für III-Nitrid-Transistoren - Google Patents

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Abstract

Halbleiter-Plättchen, das aufweist:ein III-Nitrid-Halbleitersubstrat (100);einen Leistungs-HEMT (102), der im III-Nitrid-Halbleitersubstrat (100) angeordnet ist und ein Gate (106), ein Source (108; 124) und ein Drain (110) aufweist; undeinen ersten Gate-Treiber-HEMT (104; 204), der monolithisch mit dem Leistungs-HEMT (102) im III-Nitrid-Halbleitersubstrat (100) integriert ist und ein Gate (106'; 106"), ein Source (108; 124; 206) und ein Drain (110'; 110") aufweist, wobei der erste Gate-Treiber-HEMT (104; 204) logisch einen Teil eines Treibers bildet und elektrisch mit dem Gate (106) des Leistungs-HEMT (102) verbunden ist und dazu ausgebildet ist, den Leistungs-HEMT (102) als Reaktion auf ein extern generiertes, vom Treiber oder einem anderen Bauelement empfangenes Steuersignal aus- oder einzuschalten,wobei der Leistungs-HEMT (102) vom ersten Gate-Treiber-HEMT (104) durch ein Isolationsgebiet (122) getrennt ist, das im III-Nitrid-Halbleitersubstrat (100) angeordnet ist.

Description

  • Die vorliegende Anmeldung bezieht sich auf III-Nitrid-Transistoren und insbesondere auf das Steuern der Gate-Spannung von III-Nitrid-Transistoren.
  • Abwärtswandler werden verbreitet zur Gleichspannungswandlung verwendet und weisen vorzugsweise einen hohen Wirkungsgrad auf. Um einen hohen Wirkungsgrad zu erreichen, müssen die High-Side- und Low-Side-Leistungstransistoren einer Abwärtswandler-Ausgangsstufe sehr schnell geschaltet werden und so wenig Spielraum (d. h. Totzeit) wie möglich verwenden. Allerdings wird bei sehr schnellem Schalten eine Spannung am Gate wenigstens eines der Leistungstransistoren induziert. Eine solche induzierte Gate-Spannung führt zu einem Einschalten des Bauelements, Querströmen (engl. cross-conduction) und sehr hohen Verlusten, es sei denn, es wird ausreichend Totzeit vorgegeben, um diese Bedingungen zu vermeiden.
  • Leistungs-HEMTs (engl. high-electron-mobility transistors, etwa: Transistoren mit hoher Elektronenbeweglichkeit) stellen theoretisch gegenüber Silizium-MOSFETs in Gleichspannungswandlern erhebliche Leistungsdichte-, Einschaltwiderstand-, Schaltfrequenz- und Wirkungsgrad-Vorteile bereit, stellen Entwickler aber vor neue Herausforderungen. Zum Beispiel werden Abwärtswandler typischerweise so gehäust, dass die Leistungstransistoren der Ausgangsstufe in einem oder mehreren Plättchen (Chips) und der Treiber für die Ausgangsstufe auf einem separaten Plättchen angeordnet sind. Bei einer solchen Anordnung ist der induktive Blindwiderstand zwischen dem Treiber und dem Gate der Ausgangsstufe so groß, dass die Gate-Spannung aufgrund des dynamischen Spannungsabfalls über der Reihe aus parasitärem ohmschen Widerstand und induktivem Blindwiderstand nicht perfekt gesteuert werden kann. Dies wiederum verursacht Spannungsspitzen am Gate der Leistungstransistoren, es sei denn, die Totzeit wird erhöht, was wiederum den Wirkungsgrad reduziert. Wenn sie ungeschwächt belassen werden, machen solche Spannungsspitzen die Verwendung von HEMTs in Leistungswandlern unmöglich, weil konventionelle HEMTs sehr viel empfindlicher gegenüber Gate-Spannungsspitzen als Silizium-MOSFETs sind.
  • Die Druckschrift US 2012 / 0 268 091 A1 beschreibt eine elektronische Schaltung mit einem ersten und einem zweiten HEMT, deren Drain-Source-Strecken parallel geschaltet sind, und mit einer Treiberschaltung. Die beiden HEMTs und die Treiberschaltung sind hierbei auf einem gemeinsamen Substrat angeordnet.
  • Die Druckschrift US 2012 / 0 127 767 A1 beschreibt eine Kettenschaltung mit mehreren JFETs (Junction Field-Effect Transistors), wobei der Gateanschluss jedes der JFETs an den Sourceanschluss eines jeweils anderen der JFETs angeschlossen ist.
  • Die Druckschrift US 2013 / 0 033 243 A1 beschreibt einen Schaltwandler mit einer Halbbrücke und einer Ansteuerschaltung für einen Low-Side-Schalter und einen High-Side-Schalter, die jeweils als MOSFET ausgebildet sind, der Halbbrücke. Die Ansteuerschaltung umfasst für den Low-Side-Schalter und den High-Side-Schalter jeweils einen Treiber, der eine Halbbrücke mit zwei weiteren MOSFETs umfasst.
  • Die Druckschrift US 2011 / 0 284 869 A1 beschreibt einen HEMT.
  • Die Druckschrift US 2011 / 0 074 375 A1 beschreibt einen Schaltwandler mit einer Halbbrücke, die einen Low-Side-Schalter und einen High-Side-Schalter aufweist, wobei die beiden Schalter jeweils als GaN-HEMTs realisiert sind.
  • Die der Erfindung zugrunde liegende Aufgabe besteht darin eine verbesserte integrierte Anordnung mit einem Leistungs-HEMT und einem Gate-Treiber und ein Verfahren zum Herstellen einer solchen integrierten Anordnung zur Verfügung zu stellen. Diese Aufgabe wird jeweils durch Halbleiter-Plättchen gemäß der Ansprüche 1, 11 und 12 und Verfahren gemäß der Ansprüche 13 und 20 gelöst.
  • In den hier beschriebenen Ausführungsbeispielen wird wenigstens ein Teil eines Leistungstreibers mit einem Leistungs-HEMT auf dem gleichen Plättchen (engl.: die) monolithisch integriert, wobei andere Teile des Gate-Treibers auf einem separaten Plättchen angeordnet werden. Der Teil des Gate-Treibers, der monolithisch mit dem Leistungs-HEMT auf dem gleichen Plättchen integriert ist, kann vom Treiber-Plättchen entfernt werden, was sehr viel des parasitäreren ohmschen Widerstands und des induktiven Blindwiderstands zwischen den Plättchen beseitigt und daher Spannungsspitzen am Gate des Leistungs-HEMT reduziert. Der Leistungs-HEMT kann in verschiedenen Schaltungstypen verwendet werden, einschließlich in Gleichspannungswandlern, wie zum Beispiel in Abwärtswandlern.
  • Die Komponenten in den Figuren sind nicht notwendigerweise maßstabsgetreu, stattdessen wird die Betonung darauf gelegt, die Grundlagen der Erfindung zu veranschaulichen. Außerdem bezeichnen in den Figuren gleiche Bezugszeichen entsprechende Teile. In den Zeichnungen veranschaulicht:
    • 1 eine Teil-Querschnittsansicht eines Ausführungsbeispiels eines Pull-Down-Gate-Treiber-HEMTs, der monolithisch mit einem Leistungs-HEMT im gleichen Halbleiter-Plättchen integriert ist, und ein entsprechendes Schaltbild;
    • 2 eine Teil-Querschnittsansicht eines anderen Ausführungsbeispiels eines Pull-Down-Gate-Treiber-HEMTs, der monolithisch mit einem Leistungs-HEMT im gleichen Halbleiter-Plättchen integriert ist, und ein entsprechendes Schaltbild;
    • 3 eine Teil-Querschnittsansicht eines Ausführungsbeispiels eines Pull-Up-Gate-Treiber-HEMTs, der monolithisch mit einem Leistungs-HEMT im gleichen Halbleiter-Plättchen integriert ist, und ein entsprechendes Schaltbild;
    • 4 eine Teil-Querschnittsansicht eines anderen Ausführungsbeispiels eines Pull-Up-Gate-Treiber-HEMTs, der monolithisch mit einem Leistungs-HEMT im gleichen Halbleiter-Plättchen integriert ist, und ein entsprechendes Schaltbild;
    • 5 eine Teil-Querschnittsansicht eines Ausführungsbeispiels einer HEMT-basierten letzten Gate-Treiberstufe, die monolithisch mit einem Leistungs-HEMT im gleichen Halbleiter-Plättchen integriert ist, und ein entsprechendes Schaltbild;
    • 6 eine Teil-Querschnittsansicht eines anderen Ausführungsbeispie einer HEMT-basierten letzten Gate-Treiberstufe, die monolithisch mit einem Leistungs-HEMT im gleichen Halbleiter-Plättchen integriert ist, und ein entsprechendes Schaltbild; und
    • 7 eine schematische Darstellung einer beispielhaften HEMT-basierten letzten Gate-Treiberstufe, die monolithisch mit einem Leistungs-HEMT integriert ist.
  • Gemäß hier beschriebenen Ausführungsbeispielen ist wenigstens ein Teil eines Gate-Treibers monolithisch mit einem Leistungs-HEMT auf dem gleichen Plättchen integriert. Eine solche integrierte Struktur beseitigt viel vom parasitären induktiven Blindwiderstand, der vom Gate des Leistungs-HEMT gesehen wird, wodurch Spannungsspitzen am Gate des Leistungs-HEMT reduziert werden. Im Fall eines Gleichspannungswandlers können eine, mehrere oder alle der Stufen des Wandlertreibers im Ausgangsstufen-Plättchen integriert werden, der Leistungs-HEMTs umfasst. Die Wandlertreiberstufen können auch nachgebildet oder teilweise integriert werden, was bedeutet, dass sie auch immer noch im Treiber-Plättchen erscheinen. Andere Teile des Treibers können in einem separaten Plättchen angeordnet werden. Im Allgemeinen funktioniert der Teil des Treibers, der mit den Leistungs-HEMTs integriert ist, als eine Gate-Spannungsschutzschaltung, die die an das Gate wenigstens eines der Leistungs-HEMTs angelegte Spannung auf unterhalb der maximalen zulässigen Gatespannung dieses HEMT begrenzt. Im Fall eines Gleichspannungswandlers, bei dem wenigstens ein Teil der letzten Treiberstufe monolithisch mit Leistungs-HEMTs integriert ist, weist der Gleichspannungswandler verringerte Totzeit und erhöhte Frequenz auf. Zudem wird induziertes Einschalten der Leistungs-HEMTs vermieden.
  • Der Begriff HEMT wird üblicherweise auch als HFET (engl. heterostructure field effect transistor), MODFET (engl. modulation-doped FET) und MESFET (engl. metal semiconductor field effect transistor) bezeichnet. Die Begriffe HEMT, HFET, MESFET und MODFET werden hier synonym verwendet, um ein beliebiges III-Nitrid-basiertes Verbindungshalbleiterbauelement zu bezeichnen, das einen Übergang zwischen zwei Materialien mit unterschiedlichen Bandlücken (d. h. einen Heteroübergang) als den Kanal einschließt. Zum Beispiel kann zum Herstellen des Kanals GaN mit AlGaN oder InGaN kombiniert werden. Das Verbindungshalbleiterbauelement kann AllnN/AIN/GaN-Sperrschicht-/Abstandsschicht-/Pufferschicht-Strukturen aufweisen.
  • Insbesondere in Bezug auf GaN-Technologie führt das Vorhandensein von Polarisationsladungen und Belastungswirkungen zur Verwirklichung eines zweidimensionalen Ladungsträgergases, das eine zweidimensionale, durch sehr hohe Ladungsträgerdichte und Trägermobilität gekennzeichnete Elektronen- oder Löcherinversionsschicht ist. Ein solches zweidimensionales Ladungsträgergas, wie zum Beispiel ein 2DEG (engl. two-dimensional electron gas, zweidimensionales Elektronengas) oder ein 2DHG (engl. two-dimensional hole gas, zweidimensionales Löchergas), bildet ein leitfähiges Kanalgebiet eines HEMT in der Nähe der Grenzschicht z. B. zwischen einem Barrieregebiet einer GaN-Legierung und einem GaN-Puffergebiet. Eine dünne, z. B. 1 - 2 nm starke AIN-Schicht kann zwischen dem GaN-Puffergebiet und dem Barrieregebiet der GaN-Legierung bereitgestellt werden, um Legierungsstreuung zu minimieren und die 2DEG-Mobilität zu erhöhen. Im weiteren Sinne können die hier beschriebenen HEMTs aus einem beliebigen binären oder ternären III-Nitrid-Verbindungshalbleitermaterial gebildet werden, bei dem eine Bandunstetigkeit für das Bauelementekonzept verantwortlich ist.
  • Das bestimmte Ausführungsbeispiel in 1 veranschaulicht eine Teilquerschnittsansicht eines Halbleiter-Plättchens (Chip) und ein entsprechendes Schaltbild. Das Plättchen enthält ein III-Nitrid-Halbleitersubstrat 100, einen Leistungs-HEMT 102, der im III-Nitrid-Halbleitersubstrat 100 angeordnet ist und der ein Gate (G), ein Source (S) und ein Drain (D) aufweist, und einen Gate-Treiber-HEMT 104, der monolithisch mit dem Leistungs-HEMT 102 im gleichen III-Nitrid-Halbleitersubstrat 100 integriert ist und ebenfalls ein Gate (g), ein Source (s) und ein Drain (d) aufweist. Die Gate-, Source- und Draingebiete 106/106', 108/108', 110/110' der HEMTs 102, 104 können dotierte Gebiete umfassen, z. B. siliziumdotierte Gebiete in GaN-basierten III-Nitrid-Materialien, um n-Typ-Dotierung, Metallgebiete oder eine Kombination aus dotierten und Metallgebieten zu erzielen. Die gleichen Prozesse können verwendet werden, müssen aber nicht notwendigerweise verwendet werden, um sowohl den Leistungs-HEMT 102 als auch den Gate-Treiber-HEMT 104 auf dem gleichen Plättchen herzustellen. Der Aufbau von Gate-, Source- und Drain-Gebieten der HEMTs ist in der Halbleitertechnik gut bekannt, und wird daher nicht weiter erläutert.
  • Das III-Nitrid-Halbleitersubstrat 100 kann Folgendes enthalten: einen Wachstums-Wafer 112, wie zum Beispiel einen Silizium-Wafer mit einer (111) Kristallorientierung, eine oder mehrere Übergangsschichten 114, wie zum Beispiel ein AIN auf dem Wachstums-Wafer 110, ein Puffergebiet 116, wie zum Beispiel GaN auf der einen oder den mehreren Übergangsschichten 114, und ein Barrieregebiet 118, wie zum Beispiel eine GaN-Legierung, wie AlGaN oder InGaN, auf dem Puffergebiet 116. Für die Bauelementeherstellung können im Allgemeinen beliebige geeignete binäre oder ternäre III-Nitrid-Verbindungshalbleiterschichten 114, 116, 118 auf dem Wachstums-Wafer 112 gebildet werden. Der Aufbau von solchen III-Nitrid-Verbindungshalbleiterschichten auf einem Wachstums-Wafer ist in der Halbleitertechnik gut bekannt, und wird daher in dieser Hinsicht nicht weiter erläutert. Nach solchen Bauelementeherstellungsprozessen kann das III-Nitrid-Halbleitersubstrat 100 den Wachstums-Wafer 112 enthalten, oder der Wachstums-Wafer 112 kann entfernt werden.
  • In einem Ausführungsbeispiel ist der Gate-Treiber-HEMT 104, der monolithisch mit dem Leistungs-HEMT 102 integriert ist, ein Pull-Down-Transistor, der logisch einen Teil einer letzten Treiberstufe bildet. Der Leistungs-HEMT 102 kann ein Low-Side- oder ein entsprechender High-Side-Transistor einer Ausgangsstufe eines Gleichspannungswandlers sein. Der Treiber steuert das Schalten der Ausgangsstufe des Gleichspannungswandlers. Der Teil des Treibers, der nicht monolithisch mit dem Leistungs-HEMT 102 integriert ist (z. B. der Pull-Up-Transistor der letzten Treiberstufe, andere Stufen des Treibers, Steuerlogik usw.), wird auf einem anderen Plättchen angeordnet. Die engl. Begriffe ‚Pull-Up‘ und ‚Pull-Down‘, wie sie hier verwendet werden, hängen vom Typ des angesteuerten Leistungs-HEMT ab. Im Fall eines selbstsperrenden Leistungs-HEMT zieht ein Pull-Up-Gate-Treibertransistor das Gate des Leistungs-HEMT auf eine positive Spannung, und ein Pull-Down-Gate-Treibertransistor zieht das Gate auf null Volt, um den selbstsperrenden Leistungs-HEMT anzusteuern. Im Fall eines selbstleitenden Leistungs-HEMT zieht der Pull-Up-Gate-Treibertransistor das Gate des Leistungs-HEMT auf eine negative Spannung, und der Pull-Down-Gate-Treibertransistor zieht das Gate auf null Volt, um den selbstleitenden Leistungs-HEMT anzusteuern.
  • Dieses Treiber-Plättchen und der andere Leistungstransistor der Gleichspannungswandler-Ausgangsstufe sind zur Vereinfachung der Veranschaulichung in 1 nicht dargestellt. Der andere Leistungstransistor der Gleichspannungswandler-Ausgangsstufe kann im gleichen oder einem anderen Plättchen wie der in 1 gezeigte Leistungs-HEMT integriert werden. Der Gleichspannungswandler kann eine Ausgangsstufe (einphasig) oder mehrere Ausgangsstufen (mehrphasig) aufweisen, wobei jede Stufe einen High-Side-Leistungs-HEMT und einen Low-Side-Leistungs-HEMT aufweist. Für einen Fachmann ist es naheliegend, dass andere Teile des Treibers monolithisch auf dem gleichen Plättchen integriert werden können, wie der in 1 gezeigte Leistungs-HEMT 102, z. B. der Pull-Up-Transistor der letzten Treiberstufe (wie später hier ausführlicher beschrieben wird), andere Stufen des Treibers, Treibersteuerungslogik usw. Einer oder mehrere Treiberstufentransistoren für den anderen HEMT der Gleichspannungswandler-Ausgangsstufe können gleichermaßen monolithisch auf dem gleichen Plättchen wie dieser Leistungs-HEMT integriert werden. Die hier beschriebenen Ausführungsbeispiele, die die Integration von Treiberstufen-HEMT(s) mit Leistungs-HEMTs einer Gleichspannungswandler-Ausgangsstufe betreffen, gelten gleichermaßen sowohl für Low-Side- als auch für entsprechende High-Side-Transistoren des Wandlers.
  • Nach diesem Verständnis ist der Pull-Down-Gate-Treiber-HEMT 104 elektrisch mit dem Gate (G) des Leistungs-HEMT 102 verbunden. In einem Ausführungsbeispiel ist der Drain (d) des Pull-Down-Gate-Treiber-HEMT 104 elektrisch mit dem Gate (G) des Leistungs-HEMT 102 verbunden, und die Source (s) des Pull-Down-Gate-Treiber-HEMT 104 ist elektrisch mit dem Source (S) des Leistungs-HEMT 102 verbunden. Der Pull-Down-Gate-Treiber-HEMT 104 ist dazu ausgebildet, den Leistungs-HEMT 102 als Reaktion auf ein extern generiertes, vom Treiber oder einem anderen Bauelement empfangenes und an das Gate (g) des Pull-Down-HEMT 104 angelegtes Steuersignal auszuschalten.
  • Der Pull-Down-Gate-Treiber-HEMT 104 und der Leistungs-HEMT 102 sind in 1 selbstsperrende Bauelemente. Ein selbstsperrender HEMT kann z. B. durch Herstellen eines p-GaN-, InGaN- oder Siliziumoxidgebiets 120/120' zwischen dem Gate der entsprechenden HEMTs 102, 104 und dem darunterliegenden Barrieregebiet 118 hergestellt werden. Ein derartiger Aufbau stellt sicher, dass der Kanal der HEMTs 102, 104 unter den entsprechenden Gates unter keiner Gate-Vorspannung getrennt wird. Alternativ können selbstleitende HEMTs verwendet werden, indem die Zwischenschicht 120/120' zwischen dem Gate- und dem Barrieregebiet 118 entfernt wird. Der Kanal eines selbstleitenden HEMT wird unter dem Gate nicht unterbrochen, wenn keine Vorspannung an das Gate angelegt wird. Ein selbstleitender HEMT kann ausgeschaltet werden, indem ein negatives Potential an das Gate des HEMT angelegt wird. In beiden Fällen kann der Leistungs-HEMT 102 vom Pull-Down-Gate-Treiber-HEMT 104 durch ein Isolationsgebiet 122 getrennt werden, wie zum Beispiel ein implantiertes Gebiet oder ein dielektrisches Gebiet, das in einem im III-Nitrid-Halbleitersubstrat 100 gebildeten Graben angeordnet ist.
  • 2 veranschaulicht eine Teil-Querschnittsansicht eines anderen Ausführungsbeispiels des Halbleiter-Plättchens und das entsprechende Schaltbild. Das in 2 gezeigte Plättchen ähnelt dem in 1 gezeigten, allerdings teilen sich der Leistungs-HEMT 102 und der Pull-Down-Gate-Treiber-HEMT 104 ein gemeinsames Sourcegebiet 124, das im III-Nitrid-Halbleitersubstrat 100 angeordnet ist.
  • 3 veranschaulicht eine Teil-Querschnittsansicht noch eines anderen Ausführungsbeispiels des Halbleiter-Plättchens. Das in 3 gezeigte Plättchen ähnelt dem in 1 gezeigten, allerdings ist der Gate-Treiber-HEMT 104 ein Pull-Up-Transistor, bei dem der Drain (d) des Pull-Up-Gate-Treiber-HEMT 104 elektrisch mit dem Gate (G) des Leistungs-HEMT 102 verbunden ist und die Source (s) des Pull-Up-Gate-Treiber-HEMT 104 elektrisch mit einer Versorgungsspannung (V) verbunden ist. Im Fall, dass der Leistungs-HEMT 102 und der Pull-Up-Gate-Treiber-HEMT 104 beide selbstsperrende Bauelemente sind, wie in 3 veranschaulicht wird, ist die Versorgungsspannung, die elektrisch mit der Source (s) des Pull-Up-Gate-Treiber-HEMT 104 verbunden ist, eine positive Versorgungsspannung (V+). In einem anderen Ausführungsbeispiel sind der Leistungs-HEMT 102 und der Pull-Up-Gate-Treiber-HEMT 104 beide selbstsperrend, und die elektrisch mit der Source (s) des Pull-Up-Gate-Treiber-HEMT 104 verbundene Versorgungsspannung ist negativ. In jedem Fall kann der Pull-Up-Gate-Treiber-HEMT 104 den Leistungs-HEMT 102 als Reaktion auf ein extern generiertes Steuersignal einschalten, das an das Gate (g) des Pull-Up-Gate-Treiber-HEMT 104 angelegt wird.
  • 4 veranschaulicht eine Teil-Querschnittsansicht noch eines anderen Ausführungsbeispiels des Halbleiter-Plättchens und das entsprechende Schaltbild. Das in 4 gezeigte Plättchen ähnelt dem in 3 gezeigten, allerdings ist die Lage der Source (s) und des Drain (d) des Pull-Up-Gate-Treiber-HEMT 104 in Bezug auf die Source (S) des Leistungs-HEMT 102 umgekehrt, so dass die elektrische Verbindung Drain-Gate zwischen den HEMTs 102, 104 kürzer ist, was parasitäre Belastung des Leistungs-HEMT-Gate (G) weiter reduziert.
  • 5 veranschaulicht eine Teil-Querschnittsansicht noch eines anderen Ausführungsbeispiels eines Halbleiter-Plättchens und das entsprechende Schaltbild. Das Plättchen enthält ein III-Nitrid-Halbleitersubstrat 100, einen Leistungs-HEMT 104, der im III-Nitrid-Halbleitersubstrat 100 angeordnet ist, und eine komplette letzte Gate-Treiberstufe 200, die monolithisch mit dem Leistungs-HEMT 102 im III-Nitrid-Halbleitersubstrat 100 integriert ist. Zusätzliche Treiberstufe(n) nach der letzten Treiberstufe können ebenfalls monolithisch mit dem Leistungs-HEMT 102 integriert sein. Es besteht keine Beschränkung der Anzahl von Treiberstufenkaskoden, die monolithisch mit dem Leistungs-HEMT 102 integriert werden können. Falls alle Treiberstufen für den Leistungs-HEMT 102 auf dem gleichen Plättchen wie der Leistungs-HEMT 102 integriert sind, können diese Teile vollständig vom Treiber entfernt sein. Dies kann wiederum die Verwendung einer anderen Treiber-Spannungsklasse berücksichtigen. Je nachdem, ob der Treiber bereitgestellt wird, um die High-Side und/oder die Low-Side eines Gleichspannungswandler-Leistungs-HEMT anzusteuern, können zusätzliche Transistoren bereitgestellt werden, um höhere Spannungen zu sperren. Diese spannungssperrenden Transistoren können alle hochohmiger Art sein. Auch können diese spannungssperrenden Bauelemente auf dem gleichen Plättchen wie der Leistungs-HEMT 102 integriert sein.
  • Weiterhin enthält die letzte Gate-Treiberstufe 200 gemäß des in 5 veranschaulichten Ausführungsbeispiels einen Pull-Up-Gate-Treiber-HEMT 202 und einen Pull-Down-Gate-Treiber-HEMT 204. Die Pull-Up- und Pull-Down-Gate-Treiber-HEMTs 202, 204 weisen jeder ein Gate 106', 106", eine Source 108', 108" und einen Drain 110', 110" auf. Die Pull-Up- und Pull-Down-Gate-Treiber-HEMTs 202, 204 bilden logisch einen Teil des gleichen Treibers und können den Leistungs-HEMT 104 als Reaktion auf entsprechende, extern generierte Steuersignale (g1, g2), die von einem externen Treiber-Plättchen oder Controller empfangen werden, ein- oder ausschalten.
  • In einem Ausführungsbeispiel ist der Pull-Up-Gate-Treiber-HEMT 202 vom Leistungs-HEMT 102 und vom Pull-Down-Gate-Treiber-HEMT 204 durch ein Isolationsgebiet 122 getrennt, die im III-Nitrid-Halbleitersubstrat 100 angeordnet ist, und der Leistungs-HEMT 102 und der Pull-Down-Gate-Treiber-HEMT 204 teilen sich ein gemeinsames Sourcegebiet 206, die im III-Nitrid-Halbleitersubstrat 100 angeordnet ist, wie in 5 gezeigt wird. Gleichermaßen können sich der Pull-Up-Gate-Treiber-HEMT 202 und der Pull-Down-Gate-Treiber-HEMT 204 zusätzlich oder alternativ ein gemeinsames Draingebiet teilen, das im III-Nitrid-Halbleitersubstrat 100 angeordnet ist, das elektrisch mit dem Gate (G) des Leistungs-HEMT 102 verbunden ist. Gemäß diesem Ausführungsbeispiel wird das Isolationsgebiet 122 zwischen den Pull-Up- und Pull-Down-Gate-Treiber-HEMTs 202, 204 weggelassen, und die Drains (d1, d2) der Gate-Treiber-HEMTs 202, 204 werden als ein einziges gemeinsame Draingebiet im III-Nitrid-Halbleitersubstart 100 umgesetzt. Weiterhin sind gemäß dem in 5 veranschaulichten Ausführungsbeispiel sowohl die Gate-Treiber-HEMTs 202, 204 als auch der Leistungs-HEMT 102 selbstsperrende Bauelemente, z. B. sind die HEMT-Gates 110, 110', 110" von dem Barrieregebiet 118 durch ein entsprechendes p-GaN-, InGaN- oder Siliziumoxidgebiet 120, 120', 120" getrennt. Von daher ist die Versorgungsspannung (V), die mit der Source (s1) des Pull-Up-Gate-Treiber-HEMT 202 elektrisch verbunden ist, positiv (V+).
  • 6 veranschaulicht eine Teil-Querschnittsansicht eines anderen Ausführungsbeispiels des Halbleiter-Plättchens und das entsprechende Schaltbild. Das in 6 gezeigte Plättchen ähnelt dem in 5 gezeigten, allerdings sind der Leistungs-HEMT 102 und der Pull-Up-Gate-Treiber-HEMT 202 selbstleitend, und der Pull-Down-Gate-Treiber-HEMT 204 ist selbstsperrend. Gemäß diesem Ausführungsbeispiel sind die Drains (d1, d2) der Pull-Up- und Pull-Down-Gate-Treiber-HEMTs 202, 204 elektrisch mit dem Gate (G) des Leistungs-HEMT 102 verbunden, die Source (s) des Pull-Down-Gate-Treiber-HEMT 202 ist elektrisch mit der Source (S) des Leistungs-HEMT 102 verbunden, und die Source (s1) des Pull-Up-Gate-Treiber-HEMT 202 ist elektrisch mit einer negativen Versorgungsspannung (V-) verbunden.
  • Falls die negative Versorgungsspannung (V-) dauerhaft bereitgestellt wird, besteht kein Risiko bei der Verwendung von selbstleitenden HEMTs, wie z. B. in 6 gezeigt wird. Lediglich der Pull-Down-Gate-Treiber-HEMT 204 muss in diesem Fall selbstsperrend sein. Der Pull-Up-Gate-Treiber-HEMT 202 kann selbstleitend sein, wodurch automatisch das Gate des Leistungs-HEMT 102 zur negativen Versorgungsspannung (V-) kurzgeschlossen wird. Bei einer solchen sichereren Lösung werden die Flächenvergrößerung und die Wirkungsgradverringerung somit minimiert. Natürlich können lediglich Teile der letzten Gate-Treiberstufe 200 oder zusätzlicher Treiberstufen für den Leistungs-HEMT 102 monolithisch auf dem gleichen Plättchen mit dem Leistungs-HEMT 102, wie hier vorher dargelegt wurde, integriert werden.
  • Wie bereits vorher erwähnt, hängen die im Halbleiter-Plättchen verwendeten Versorgungsspannungen (V) wenigstens zum Teil vom Typ der eingesetzten HEMTs ab, d. h. selbstsperrend oder selbstleitend. 7 veranschaulicht ein Schaltbild der letzten Stufe 200 eines monolithisch mit einem Leistungs-HEMT 102 (1) integrierten Treibers. Die letzte Treiberstufe 200 enthält einen Pull-Up-HEMT 202 (2) und einen Pull-Down-HEMT 204 (3). Die Treiberstufen-HEMTs 202, 204 weisen jeweils eine Diode (D2, D3) auf, die unter gewissen Bedingungen Probleme für den Leistungs-HEMT 102 darstellen kann, zusätzlich zu den vorher hier beschriebenen Überlegungen zur Versorgungsspannung auf Basis des Transistortyps.
  • Die Versorgungsspannung (V), die an die Source (s1) des Pull-Up-Gate-Treiber-HEMT 202 angelegt wird, und die Steuersignale, die an die Gates (g1, g2) der Gate-Treiber-HEMTs 202, 204 angelegt werden, können auf Basis des Typs von in der Schaltung eingesetzten HEMTs bestimmt werden, um alle nachteiligen, mit den Dioden verknüpften Wirkungen abzuschwächen und korrekten Betrieb des Leistungs-HEMT 102 sicherzustellen. Die nachstehende Tabelle 1 stellt eine Matrix von Steuersignal- und Versorgungsspannungshöhen als eine Funktion unterschiedlicher Kombinationen von Transistortypen bereit. In Tabelle 1 gilt Folgendes: ‚V‘ stellt die Versorgungsspannung dar, die an die Source (s1) des Pull-Up-Gate-Treiber-HEMT 202 angelegt wird, G2 stellt das Steuersignal dar, das an das Gate des Pull-Up-Gate-Treiber-HEMT 202 angelegt wird, G3 stellt das Steuersignal dar, das an das Gate des Pull-Down-Gate-Treiber-HEMT 204 angelegt wird, ‚D2‘ stellt die Diode zwischen der Source (s1) und dem Drain (d1) des Pull-Up-Gate-Treiber-HEMT 202 dar, ‚D3‘ stellt die Diode zwischen der Source (s2) und dem Drain (d2) des Pull-Down-Gate-Treiber-HEMT 204 dar, ‚F1‘ zeigt an, dass der Leistungs-HEMT 102 ein selbstsperrendes Bauelement ist, ‚N1‘ zeigt an, dass der Leistungs-HEMT 102 ein selbstleitendes Bauelement ist, ‚F2‘ zeigt an, dass der Pull-Up-Gate-Treiber-HEMT 202 ein selbstsperrendes Bauelement ist, ‚N2‘ zeigt an, dass der Pull-Up-Gate-Treiber-HEMT 202 ein selbstleitendes Bauelement ist, ‚F3‘ zeigt an, dass der Pull-Down-Gate-Treiber-HEMT 204 ein selbstsperrendes Bauelement ist, ‚N3‘ zeigt an, dass der Pull-Down-Gate-Treiber-HEMT 204 ein selbstleitendes Bauelement ist, ‚N‘ zeigt an, dass die entsprechende Diode (D2/D3) nicht leitend ist, und ‚Y‘ zeigt an, dass die entsprechende Diode (D2/D3) leitend ist. Im Allgemeinen können die Dioden der Treiberstufen-HEMTs 202, 204 problematisch (d. h. leitend) sein, dies hängt aber auch von der Schwellenspannung des HEMT ab. Falls die Schwellenspannung gut abgestimmt ist, so dass die Dioden genau dann nicht leitend sind, wenn dies für das Gate des Leistungs-HEMT 202 problematisch wäre, werden die Dioden nicht zu einer Belastung und die entsprechenden, hier beschriebenen Dioden-Abschwächungstechniken sind gegebenenfalls nicht erforderlich. Tabelle 1 HEMT-Steuersignal- und -Versorgungsspannungs-Bedingungen
    F1 N1
    F2F3 F2N3 N2F3 N2N3 F2F3 F2N3 N2F3 N2N3
    V >0 >0 >0 >0 <0 <0 <0 <0
    G2 ≥V ≥V ≤V ≤V ≥V ≥V ≤V ≤V
    G3 ≥0 ≤0 ≥0 ≤0 ≥0 ≤0 ≥0 ≤0
    D2 N N N N Y Y Y Y
    D3 Y Y Y Y N N N N
  • Die Diode D2 wird problematisch, wenn V kleiner als 0 V ist (plus einem Spielraum gleich der Schwellenspannung). Um korrekten Betrieb des Leistungs-HEMTs 102 sicherzustellen, können in einem Ausführungsbeispiel, bei dem die Diode ein Problem darstellt, nachteilige, mit den Dioden der Treiberstufen-HEMTs 202, 204 verknüpfte Wirkungen durch Änderung der Lage der Source und des Drain des Gate-Treiber-HEMT 202/204 abgeschwächt werden. Allerdings erfordert dies das Ändern des Steuersignals für diesen Gate-Treiber-HEMT 202/204. In einem anderen Ausführungsbeispiel wird der Gate-Treiber-HEMT 202/204, wo die Diode ein Problem darstellt, ausreichend hart ausgeschaltet, um korrekten Betrieb des HEMT sicherzustellen. Ein HEMT wird leitend, wenn die Drain-Gate-Spannung die Schwellenspannung des HEMT überschreitet. Im Fall eines selbstleitenden HEMT tritt der leitende Punkt bereits bei 0 V auf. Unter Bezug auf Tabelle 1: In den Fällen ‚N1F2F3‘ und ‚N1N2F3‘ kann der Pull-Down-Gate-Treiber-HEMT 204 ausreichend hart ausgeschaltet werden, indem eine negative Steuerspannung G3 verwendet wird, wenn z. B. die absolute Spannung (Vsupply) zu hoch ist, kann diese Spannung, falls sie ungeschwächt gelassen wird, am Gate des Treibertransistors zu hoch sein. Das sorgfältige Auswählen der Gate-Steuerspannung definiert die Spannung, bei der die problematische Diode einschaltet. Indem die Gate-Steuerspannung auf eine korrekte Spannung eingestellt wird, kann jede Spitze am Gate (G) des Leistungs-HEMT 102 aufgehoben werden. In manchen Schaltungen kann dies bedeuten dies, dass die Gate-Treiber-HEMTs 202, 204 mit anderen Spannungen als der Leistungs-HEMT 102 angesteuert werden, sogar falls alle HEMTs 102, 202, 204 vom gleichen Typ sind (selbstsperrend oder selbstleitend). Zusätzlich oder alternativ kann der Aufbau eines oder mehrerer HEMTs 102, 202, 204 modifiziert werden, um Schwellenspannung oder maximale Gate-Spannung dieser Bauelemente abzustimmen.
  • Gemäß einem Ausführungsbeispiel eines Verfahrens zur Herstellung des hier beschriebenen Halbleiter-Plättchens umfasst das Verfahren Folgendes: Herstellen eines Leistungs-HEMT in einem III-Nitrid-Halbleitersubstrat, wobei der Leistungs-HEMT ein Gate, eine Source und einen Drain aufweist; monolithisches Integrieren eines ersten Gate-Treiber-HEMT mit dem Leistungs-HEMT im III-Nitrid-Halbleitersubstrat, wobei der erste Gate-Treiber-HEMT ein Gate, eine Source und einen Drain aufweist und logisch einen Teil eines Treibers bildet; und elektrisches Verbinden des ersten Gate-Treiber-HEMT mit dem Gate des Leistungs-HEMT, so dass der erste Gate-Treiber-HEMT den Leistungs-HEMT als Reaktion auf ein extern generiertes, vom Treiber oder Controller empfangenes Steuersignal aus- oder einschalten kann. Das Verfahren kann weiterhin Herstellen eines Isolationsgebiets im III-Nitrid-Halbleitersubstrat umfassen, die den Leistungs-HEMT vom ersten Gate-Treiber-HEMT trennt. Im Fall, dass der erste Gate-Treiber-HEMT ein Pull-Down-Transistor ist, kann das Verfahren weiterhin elektrisches Verbinden der Drain des ersten Gate-Treiber-HEMT mit dem Gate des Leistungs-HEMT und elektrisches Verbinden der Source des ersten Gate-Treiber-HEMT mit der Source des Leistungs-HEMT umfassen. Im Fall, dass der erste Gate-Treiber-HEMT ein Pull-Up-Transistor ist, kann das Verfahren weiterhin elektrisches Verbinden der Drain des ersten Gate-Treiber-HEMT mit dem Gate des Leistungs-HEMT und elektrisches Verbinden der Source des ersten Gate-Treiber-HEMT mit einer Versorgungsspannung umfassen. Im Fall einer monolithisch integrierten, vollständigen letzten Gate-Treiberstufe kann das Verfahren weiterhin monolithisches Integrieren des anderen (zweiten) Gate-Treiber-HEMT mit dem Leistungs-HEMT und dem ersten Gate-Treiber-HEMT im III-Nitrid-Halbleitersubstrat und elektrisches Verbinden des zweiten Gate-Treiber-HEMT mit dem Gate des Leistungs-HEMT umfassen, so dass der zweite Gate-Treiber-HEMT den Leistungs-HEMT als Reaktion auf ein zusätzliches, extern generiertes Steuersignal, das vom Treiber oder Controller empfangen wird, ein- oder ausschalten kann.
  • Im weiteren Sinne funktioniert jeder der hier beschriebenen monolithisch integrierten Gate-Treiber-HEMTs als eine Gate-Spannungsschutzschaltung, die die an das Gate des Leistungs-HEMT angelegte Spannung auf unterhalb der maximalen zulässigen Gatespannung des Leistungs-HEMT begrenzt. Im Fall eines Gleichspannungswandlers, bei dem wenigstens ein Teil des Gate-Treibers monolithisch mit einem Leistungs-HEMTs integriert ist, ergibt ein solcher integrierter Aufbau einen Gleichspannungswandler, der verringerte Totzeit, erhöhte Frequenz und kein induziertes Einschalten des Leistungs-HEMT aufweist.

Claims (20)

  1. Halbleiter-Plättchen, das aufweist: ein III-Nitrid-Halbleitersubstrat (100); einen Leistungs-HEMT (102), der im III-Nitrid-Halbleitersubstrat (100) angeordnet ist und ein Gate (106), ein Source (108; 124) und ein Drain (110) aufweist; und einen ersten Gate-Treiber-HEMT (104; 204), der monolithisch mit dem Leistungs-HEMT (102) im III-Nitrid-Halbleitersubstrat (100) integriert ist und ein Gate (106'; 106"), ein Source (108; 124; 206) und ein Drain (110'; 110") aufweist, wobei der erste Gate-Treiber-HEMT (104; 204) logisch einen Teil eines Treibers bildet und elektrisch mit dem Gate (106) des Leistungs-HEMT (102) verbunden ist und dazu ausgebildet ist, den Leistungs-HEMT (102) als Reaktion auf ein extern generiertes, vom Treiber oder einem anderen Bauelement empfangenes Steuersignal aus- oder einzuschalten, wobei der Leistungs-HEMT (102) vom ersten Gate-Treiber-HEMT (104) durch ein Isolationsgebiet (122) getrennt ist, das im III-Nitrid-Halbleitersubstrat (100) angeordnet ist.
  2. Halbleiter-Plättchen nach Anspruch 1, bei dem der Leistungs-HEMT (102) und der erste Gate-Treiber-HEMT (104; 204) selbstsperrend sind.
  3. Halbleiter-Plättchen nach Anspruch 1, bei dem der Leistungs-HEMT (102) selbstleitend und der erste Gate-Treiber-HEMT (104; 204) selbstsperrend ist.
  4. Halbleiter-Plättchen nach einem der vorhergehenden Ansprüche, bei dem das Drain (110') des ersten Gate-Treiber-HEMT (104) elektrisch mit dem Gate (106) des Leistungs-HEMT (102) verbunden ist und das Source (108') des ersten Gate-Treiber-HEMT (104) elektrisch mit dem Source (108) des Leistungs-HEMT (102) verbunden ist.
  5. Halbleiter-Plättchen nach einem der Ansprüche 1 bis 3, bei dem das Drain (110') des ersten Gate-Treiber-HEMT (104) elektrisch mit dem Gate (106) des Leistungs-HEMT (102) verbunden ist und das Source (108'; 124) des ersten Gate-Treiber-HEMT (104) elektrisch mit einer Versorgungsspannung verbunden ist.
  6. Halbleiter-Plättchen nach Anspruch 5, bei dem der Leistungs-HEMT (102) selbstleitend und die Versorgungsspannung negativ ist.
  7. Halbleiter-Plättchen nach einem der vorhergehenden Ansprüche, der weiterhin einen zweiten Gate-Treiber-HEMT (202) umfasst, der monolithisch mit dem Leistungs-HEMT (102) und dem ersten Gate-Treiber-HEMT (204) im III-Nitrid-Halbleitersubstrat (100) integriert ist und ein Gate (106'), ein Source und (108') ein Drain (110') aufweist, wobei der zweite Gate-Treiber-HEMT (202) logisch einen Teil des gleichen Treibers wie der erste Gate-Treiber-HEMT (204) bildet und elektrisch mit dem Gate (106) des Leistungs-HEMT (102) verbunden ist und dazu ausgebildet ist, den Leistungs-HEMT (102) als Reaktion auf ein zusätzliches, extern generiertes, vom Treiber oder einem anderen Bauelement empfangenes Steuersignal ein- oder auszuschalten.
  8. Halbleiter-Plättchen nach Anspruch 7, bei dem sich der erste Gate-Treiber-HEMT (204) und der zweite Gate-Treiber-HEMT (202) ein gemeinsames Drain teilen, das im III-Nitrid-Halbleitersubstrat (100) angeordnet ist und elektrisch mit dem Gate (106) des Leistungs-HEMT (102) verbunden ist.
  9. Halbleiter-Plättchen nach Anspruch 7, bei dem der Leistungs-HEMT (102) und der zweite Gate-Treiber-HEMT (202) selbstleitend sind und der erste Gate-Treiber-HEMT (204) selbstsperrend ist.
  10. Halbleiter-Plättchen nach Anspruch 9, bei dem das Drain (110", 110') des ersten und zweiten Gate-Treiber-HEMT (204, 202) elektrisch mit dem Gate (106) des Leistungs-HEMT (102) verbunden sind, das Source (108") des ersten Gate-Treiber-HEMT (204) elektrisch mit dem Source (108) des Leistungs-HEMT (102) verbunden ist und das Source (108') des zweiten Gate-Treiber-HEMT (202) elektrisch mit einer negativen Versorgungsspannung verbunden ist.
  11. Halbleiter-Plättchen, das aufweist: ein III-Nitrid-Halbleitersubstrat (100); einen Leistungs-HEMT (102), der im III-Nitrid-Halbleitersubstrat (100) angeordnet ist und ein Gate (106), ein Source (108; 124) und ein Drain (110) aufweist; einen ersten Gate-Treiber-HEMT (104; 204), der monolithisch mit dem Leistungs-HEMT (102) im III-Nitrid-Halbleitersubstrat (100) integriert ist und ein Gate (106'; 106"), ein Source (108; 124; 206) und ein Drain (110'; 110") aufweist, wobei der erste Gate-Treiber-HEMT (104; 204) logisch einen Teil eines Treibers bildet und elektrisch mit dem Gate (106) des Leistungs-HEMT (102) verbunden ist und dazu ausgebildet ist, den Leistungs-HEMT (102) als Reaktion auf ein extern generiertes, vom Treiber oder einem anderen Bauelement empfangenes Steuersignal aus- oder einzuschalten; und einen zweiten Gate-Treiber-HEMT (202), der monolithisch mit dem Leistungs-HEMT (102) und dem ersten Gate-Treiber-HEMT (204) im III-Nitrid-Halbleitersubstrat (100) integriert ist und ein Gate (106'), ein Source und (108') ein Drain (110') aufweist, wobei der zweite Gate-Treiber-HEMT (202) logisch einen Teil des gleichen Treibers wie der erste Gate-Treiber-HEMT (204) bildet und elektrisch mit dem Gate (106) des Leistungs-HEMT (102) verbunden ist und dazu ausgebildet ist, den Leistungs-HEMT (102) als Reaktion auf ein zusätzliches, extern generiertes, vom Treiber oder einem anderen Bauelement empfangenes Steuersignal ein- oder auszuschalten, wobei der zweite Gate-Treiber-HEMT (202) vom Leistungs-HEMT (102) und vom ersten Gate-Treiber-HEMT (204) durch ein Isolationsgebiet (122) getrennt ist, das im III-Nitrid-Halbleitersubstrat (100) angeordnet ist.
  12. Halbleiter-Plättchen, das aufweist: ein III-Nitrid-Halbleitersubstrat (100); einen Leistungs-HEMT (102), der im III-Nitrid-Halbleitersubstrat (100) angeordnet ist, wobei der Leistungs-HEMT (102) eine maximale zulässige Gatespannung aufweist; und eine Gate-Spannungsschutzschaltung (104), die monolithisch mit dem Leistungs-HEMT im III-Nitrid-Halbleitersubstrat integriert ist, wobei die Gate-Spannungsschutzschaltung 104; 202, 204) dazu ausgebildet ist, die an das Gate (106) des Leistungs-HEMT (102) angelegte Spannung auf unterhalb der maximalen zulässigen Gatespannung zu begrenzen, wobei der Leistungs-HEMT (102) von der Gate-Spannungsschutzschaltung (104) durch ein Isolationsgebiet (122) getrennt ist, das im III-Nitrid-Halbleitersubstrat (100) angeordnet ist.
  13. Verfahren zur Herstellung eines Halbleiter-Plättchens, wobei das Verfahren aufweist: Herstellen eines Leistungs-HEMT (102) in einem III-Nitrid-Halbleitersubstrat (100), wobei der Leistungs-HEMT ein Gate (106), ein Source (108) und ein Drain (110) aufweist; monolithisches Integrieren eines ersten Gate-Treiber-HEMT (104; 204) mit dem Leistungs-HEMT (102) im III-Nitrid-Halbleitersubstrat (100), wobei der erste Gate-Treiber-HEMT (104; 204) ein Gate (106'; 106"), ein Source (108; 124; 206) und ein Drain aufweist (110'; 110") und logisch einen Teil eines Treibers bildet; und elektrisches Verbinden des ersten Gate-Treiber-HEMT (104; 204) mit dem Gate (106) des Leistungs-HEMT (102), so dass der erste Gate-Treiber-HEMT (104; 204) den Leistungs-HEMT (102) als Reaktion auf ein extern generiertes, vom Treiber oder einem anderen Bauelement empfangenes Steuersignal aus- oder einschalten kann; und Herstellen eines Isolationsgebiets (122) im III-Nitrid-Halbleitersubstrat (100) umfasst, das den Leistungs-HEMT (102) vom ersten Gate-Treiber-HEMT (104; 204) trennt.
  14. Verfahren nach Anspruch 13, bei dem sich der Leistungs-HEMT (102) und der erste Gate-Treiber-HEMT (104; 204) ein gemeinsames Sourcegebiet (124; 206) teilen, das im III-Nitrid-Halbleitersubstrat (100) angeordnet ist.
  15. Verfahren nach einem der Ansprüche 13 oder 14, das weiterhin aufweist: elektrisches Verbinden des Drain (110') des ersten Gate-Treiber-HEMT (104) mit dem Gate (106) des Leistungs-HEMT (102); und elektrisches Verbinden des Source (108') des ersten Gate-Treiber-HEMT (104) mit dem Source (108) des Leistungs-HEMT (102).
  16. Verfahren nach einem der Ansprüche 13 oder 14, das weiterhin umfasst: elektrisches Verbinden des Drain (110') des ersten Gate-Treiber-HEMT (104) mit dem Gate (106) des Leistungs-HEMT (102); und elektrisches Verbinden des Source (108') des ersten Gate-Treiber-HEMT (104) mit einer Versorgungsspannung.
  17. Verfahren nach Anspruch 16, bei dem der Leistungs-HEMT (102) selbstleitend und die Versorgungsspannung negativ ist.
  18. Verfahren nach einem der Ansprüche 12 bis 17, das weiterhin umfasst: monolithisches Integrieren eines zweiten Gate-Treiber-HEMT (202) mit dem Leistungs-HEMT (102) und dem ersten Gate-Treiber-HEMT (204) im III-Nitrid-Halbleitersubstrat (100), wobei der zweite Gate-Treiber-HEMT (202) ein Gate (106'), ein Source (108') und ein Drain (110') aufweist, wobei der zweite Gate-Treiber-HEMT (202) logisch einen Teil des gleichen Treibers wie der erste Gate-Treiber-HEMT (204) bildet; und elektrisches Verbinden des zweiten Gate-Treiber-HEMT (202) mit dem Gate (106) des Leistungs-HEMT (102), so dass der zweite Gate-Treiber-HEMT (202) den Leistungs-HEMT (102) als Reaktion auf ein zusätzliches, extern generiertes, vom Treiber oder einem anderen Bauelement empfangenes Steuersignal ein- oder ausschalten kann.
  19. Verfahren nach Anspruch 18, bei dem der Leistungs-HEMT (102) und der zweite Gate-Treiber-HEMT (202) selbstleitend sind und der erste Gate-Treiber-HEMT (204) selbstsperrend ist, wobei das Verfahren weiterhin umfasst: elektrisches Verbinden des Drain (110", 110') des ersten und zweiten Gate-Treiber-HEMTs (204, 202) mit dem Gate (106) des Leistungs-HEMT (102); elektrisches Verbinden des Source (108") des ersten Gate-Treiber-HEMT (204) mit dem Source (108) des Leistungs-HEMT (102); und elektrisches Verbinden des Source (108') des zweiten Gate-Treiber-HEMT (202) mit einer negativen Versorgungsspannung.
  20. Verfahren zur Herstellung eines Halbleiter-Plättchens, wobei das Verfahren aufweist: Herstellen eines Leistungs-HEMT (102) in einem III-Nitrid-Halbleitersubstrat (100), wobei der Leistungs-HEMT ein Gate (106), ein Source (108) und ein Drain (110) aufweist; monolithisches Integrieren eines ersten Gate-Treiber-HEMT (104; 204) mit dem Leistungs-HEMT (102) im III-Nitrid-Halbleitersubstrat (100), wobei der erste Gate-Treiber-HEMT (104; 204) ein Gate (106'; 106"), ein Source (108; 124; 206) und ein Drain aufweist (110'; 110") und logisch einen Teil eines Treibers bildet; elektrisches Verbinden des ersten Gate-Treiber-HEMT (104; 204) mit dem Gate (106) des Leistungs-HEMT (102), so dass der erste Gate-Treiber-HEMT (104; 204) den Leistungs-HEMT (102) als Reaktion auf ein extern generiertes, vom Treiber oder einem anderen Bauelement empfangenes Steuersignal aus- oder einschalten kann; monolithisches Integrieren eines zweiten Gate-Treiber-HEMT (202) mit dem Leistungs-HEMT (102) und dem ersten Gate-Treiber-HEMT (204) im III-Nitrid-Halbleitersubstrat (100), wobei der zweite Gate-Treiber-HEMT (202) ein Gate (106'), ein Source (108') und ein Drain (110') aufweist, wobei der zweite Gate-Treiber-HEMT (202) logisch einen Teil des gleichen Treibers wie der erste Gate-Treiber-HEMT (204) bildet; elektrisches Verbinden des zweiten Gate-Treiber-HEMT (202) mit dem Gate (106) des Leistungs-HEMT (102), so dass der zweite Gate-Treiber-HEMT (202) den Leistungs-HEMT (102) als Reaktion auf ein zusätzliches, extern generiertes, vom Treiber oder einem anderen Bauelement empfangenes Steuersignal ein- oder ausschalten kann; und Herstellen eines Isolationsgebiets (122) im III-Nitrid-Halbleitersubstrat (100), das den zweiten Gate-Treiber-HEMT (202) vom Leistungs-HEMT (102) trennt.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9093301B2 (en) 2013-03-08 2015-07-28 Texas Instruments Incorporated Driver for normally on III-nitride transistors to get normally-off functionality
US9312760B2 (en) * 2013-12-16 2016-04-12 Infineon Technologies Austria Ag Switched-mode power converter with split partitioning
JP6510199B2 (ja) * 2014-08-19 2019-05-08 ローム株式会社 スイッチング回路、オーディオアンプ集積回路、電子機器、電気音響変換素子の駆動方法
EP3168871B1 (de) * 2015-11-11 2020-01-08 Nexperia B.V. Halbleiterbauelement und ein verfahren zur herstellung eines halbleiterbauelements
JP6261553B2 (ja) * 2015-11-27 2018-01-17 株式会社豊田中央研究所 窒化物半導体装置及びその製造方法
US10381473B2 (en) 2016-12-02 2019-08-13 Vishay-Siliconix High-electron-mobility transistor with buried interconnect
US10224426B2 (en) * 2016-12-02 2019-03-05 Vishay-Siliconix High-electron-mobility transistor devices
WO2019014901A1 (zh) * 2017-07-20 2019-01-24 华为技术有限公司 场效应管以及制造方法
US11011512B2 (en) * 2017-09-15 2021-05-18 Sanken Electric Co., Ltd. Semiconductor device including a nitride layer
US10693288B2 (en) 2018-06-26 2020-06-23 Vishay SIliconix, LLC Protection circuits with negative gate swing capability
US10833063B2 (en) 2018-07-25 2020-11-10 Vishay SIliconix, LLC High electron mobility transistor ESD protection structures
US10680069B2 (en) 2018-08-03 2020-06-09 Infineon Technologies Austria Ag System and method for a GaN-based start-up circuit
US11837457B2 (en) 2020-09-11 2023-12-05 Wolfspeed, Inc. Packaging for RF transistor amplifiers
US11670605B2 (en) * 2020-04-03 2023-06-06 Wolfspeed, Inc. RF amplifier devices including interconnect structures and methods of manufacturing
CN112740498B (zh) * 2020-11-30 2023-03-31 英诺赛科(苏州)半导体有限公司 电子装置和静电放电保护电路
US11456735B1 (en) * 2021-05-28 2022-09-27 Infineon Technologies Austria Ag Normally-off power switch with integrated failsafe pulldown circuit and controllable turn-off time
CN113809067B (zh) * 2021-11-16 2022-02-18 芯众享(成都)微电子有限公司 一种带有片内栅极回跳保护的常关型hemt器件
CN115566061B (zh) * 2022-10-20 2024-01-02 英诺赛科(苏州)半导体有限公司 一种电子装置、电路及其制造方法
WO2024103247A1 (en) * 2022-11-15 2024-05-23 Innoscience (suzhou) Semiconductor Co., Ltd. Semiconductor device structure and method of manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110074375A1 (en) * 2007-06-27 2011-03-31 International Rectifier Corporation Gate Driver in Buck Converters
US20110284869A1 (en) * 2008-11-26 2011-11-24 International Rectifier Corporation High Voltage Durability III-Nitride HEMT
US20120127767A1 (en) * 2009-06-17 2012-05-24 Epcos Ag Low-Current Inverter Circuit
US20120268091A1 (en) * 2011-04-19 2012-10-25 Fujitsu Semiconductor Limited Switching circuit device and power supply device having same
US20130033243A1 (en) * 2011-08-05 2013-02-07 Fujitsu Semiconductor Limited Drive circuit of power unit, and power unit

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10214151B4 (de) 2002-03-28 2007-04-05 Infineon Technologies Ag Halbleiterbauelement mit erhöhter Durchbruchspannung im Randbereich
US6583663B1 (en) 2002-04-22 2003-06-24 Power Integrations, Inc. Power integrated circuit with distributed gate driver
CN101179226B (zh) 2002-10-25 2012-06-20 马维尔国际贸易有限公司 低损耗dc/dc变换器以及直流对直流功率变换方法
US20050173741A1 (en) 2004-02-09 2005-08-11 International Rectifier Corp. Top drain MOSFET with thickened oxide at trench top
US7265524B2 (en) 2004-09-14 2007-09-04 Linear Technology Corporation Adaptive control for inducer based buck-boost voltage regulators
DE102004047358B3 (de) 2004-09-29 2005-11-03 Infineon Technologies Ag In zwei Halbleiterkörpern integrierte Schaltungsanordnung mit einem Leistungsbauelement und einer Ansteuerschaltung
US7157888B2 (en) 2005-06-06 2007-01-02 Aimtron Technology Corp. Light loading control circuit for a buck-boost voltage converter
US7495419B1 (en) 2006-04-03 2009-02-24 National Semiconductor Corporation Apparatus and method for PFM buck-or-boost converter with smooth transition between modes
WO2008020385A2 (en) 2006-08-15 2008-02-21 Nxp B.V. Dc/dc-converter
US7875907B2 (en) * 2007-09-12 2011-01-25 Transphorm Inc. III-nitride bidirectional switches
US7911023B2 (en) 2007-11-06 2011-03-22 Denso Corporation Semiconductor apparatus including a double-sided electrode element and method for manufacturing the same
CN101442302B (zh) 2007-11-20 2010-11-03 盛群半导体股份有限公司 栅极驱动电路及其驱动方法
US20090212843A1 (en) 2008-02-25 2009-08-27 Infineon Technologies Ag Semiconductor device arrangement and method
US8193559B2 (en) 2009-01-27 2012-06-05 Infineon Technologies Austria Ag Monolithic semiconductor switches and method for manufacturing
US8547162B2 (en) 2009-12-23 2013-10-01 Texas Instruments Incorporated Integration of MOSFETs in a source-down configuration
FR2955203B1 (fr) 2010-01-14 2012-03-23 Soitec Silicon On Insulator Cellule memoire dont le canal traverse une couche dielectrique enterree
JP5682269B2 (ja) 2010-12-06 2015-03-11 サンケン電気株式会社 ゲート駆動回路及び半導体装置
KR101922117B1 (ko) * 2012-08-16 2018-11-26 삼성전자주식회사 트랜지스터를 포함하는 전자소자 및 그 동작방법
US9048174B2 (en) * 2013-01-18 2015-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Compound semiconductor device having gallium nitride gate structures

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110074375A1 (en) * 2007-06-27 2011-03-31 International Rectifier Corporation Gate Driver in Buck Converters
US20110284869A1 (en) * 2008-11-26 2011-11-24 International Rectifier Corporation High Voltage Durability III-Nitride HEMT
US20120127767A1 (en) * 2009-06-17 2012-05-24 Epcos Ag Low-Current Inverter Circuit
US20120268091A1 (en) * 2011-04-19 2012-10-25 Fujitsu Semiconductor Limited Switching circuit device and power supply device having same
US20130033243A1 (en) * 2011-08-05 2013-02-07 Fujitsu Semiconductor Limited Drive circuit of power unit, and power unit

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