CN112740498B - 电子装置和静电放电保护电路 - Google Patents

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CN112740498B CN202080005212.2A CN202080005212A CN112740498B CN 112740498 B CN112740498 B CN 112740498B CN 202080005212 A CN202080005212 A CN 202080005212A CN 112740498 B CN112740498 B CN 112740498B
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Abstract

一种电子装置包括第一III族氮化物晶体管和静电放电ESD保护电路。一种电子装置可以包括第一III族氮化物晶体管和ESD保护电路。所述ESD保护电路可以包括第一晶体管、第二晶体管和第三晶体管。所述第一晶体管可以具有彼此连接并且电连接到所述第一III族氮化物晶体管的栅极的源极和栅极。所述第二晶体管可以具有彼此连接并且电连接到所述第一III族氮化物晶体管的源极的源极和栅极。所述第三晶体管可以具有电连接到所述第一III族氮化物晶体管的所述栅极的漏极、电连接到所述第一晶体管的漏极和所述第二晶体管的漏极的栅极，以及电连接到所述第一III族氮化物晶体管的所述源极的源极。

Description

电子装置和静电放电保护电路
技术领域
本公开涉及一种具有静电放电(ESD)保护电路的电子装置，具体地涉及一种具有ESD保护电路的III-V族电子装置。
背景技术
包括直接带隙半导体的部件，例如包括III-V族材料或III-V族化合物(类别：III-V族化合物)的半导体部件，由于其不同的特性，可以在各种条件下或在各种环境下(例如，在不同的电压和频率下)操作或工作。
此些半导体部件可以包括异质结双极晶体管(HBT)、异质结场效应晶体管(HFET)、高电子迁移率晶体管(HEMT)、调制掺杂FET(MODFET)等。
发明内容
在一些实施例中，电子装置可以包括第一III族氮化物晶体管和静电放电(ESD)保护电路。所述ESD保护电路可以包括第一晶体管、第二晶体管和第三晶体管。第一晶体管可以具有彼此连接并且电连接到第一III族氮化物晶体管的栅极的源极和栅极。第二晶体管可以具有彼此连接并且电连接到第一III族氮化物晶体管的源极的源极和栅极。第三晶体管可以具有电连接到第一III族氮化物晶体管的栅极的漏极、电连接到第一晶体管的漏极和第二晶体管的漏极的栅极，以及电连接到第一III族氮化物晶体管的源极的源极。
在一些实施例中，电子装置可以包括第一III族氮化物晶体管和ESD保护电路。所述ESD保护电路可以包括第一二极管、第二二极管和第一晶体管。第一二极管可以具有电连接到第一III族氮化物晶体管的栅极的阳极。第二二极管可以具有电连接到第一III族氮化物晶体管的源极的阳极。第一晶体管可以具有电连接到第一III族氮化物晶体管的栅极的漏极、电连接到第一二极管的阴极和第二二极管的阴极的栅极，以及电连接到第一III族氮化物晶体管的源极的源极。
附图说明
当结合附图阅读时，从以下详细描述中可以最好地理解本公开的一些实施例的方面。注意，各种结构可以不按比例绘制，并且为了讨论清楚，各种结构的尺寸可以任意增加或减小。
图1绘示出了根据本公开的一些实施例的电子装置的示意图。
图2绘示出了根据本公开的一些实施例的如图1所展示的电子装置的等效电路。
图3绘示出了根据本公开的一些实施例的如图1所展示的电子装置的等效电路。
图4绘示出了根据本公开的一些实施例的电子装置的示意图。
图5绘示出了根据本公开的一些实施例的如图4所展示的电子装置的等效电路。
图6绘示出了根据本公开的一些实施例的如图4所展示的电子装置的等效电路。
图7绘示出了根据本公开的一些实施例的电子装置的示意图。
具体实施方式
以下公开提供了用于实现所提供的主题的不同特征的许多不同实施例或实例。下面描述组件和布置的具体实例。当然，这些仅仅是实例，并不旨在限制。在本公开中，对在后续所描述的第二特征之上或上面的第一特征的形成的参考可以包括其中以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括其中可以在第一特征和第二特征之间形成附加特征使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个实例中重复参考数字和/或字母。这种重复是为了简单和清楚的目的，其本身并不表示所讨论的各种实施例和/或配置之间的关系。
硅基金属氧化物半导体场效应晶体管(MOSFET)对静电放电(ESD)浪涌事件敏感。ESD浪涌事件可以在极间电容(例如，寄生电容)，例如栅极到源极电容上积累电子，然后可以在其上引起高电势。随后，ESD浪涌事件可能引起栅极氧化物的静电击穿。有利地，硅基MOSFET具有体二极管，以通过释放积累的电子或由ESD浪涌事件引起的相当大的瞬时电流来保护硅基MOSFET免受静电击穿。
硅基MOSFET的发展，特别是用于电力装置的硅基MOSFET的发展，已经导致性能接近由材料的性质所确定的理论极限。硅基MOSFET的更好的替代物可以是基于III-V化合物的晶体管。具有相对高的击穿电压和低导通电阻以及相对小的装置尺寸的基于III-V化合物的晶体管已经得到普及。基于III-V化合物的晶体管提供相对快的切换速度和优良的反向恢复性能。与硅基MOSFET不同，基于III-V化合物的晶体管通过由极化效应形成的横向二维电子气(2DEG)沟道导电。基于III-V化合物的晶体管天生没有体二极管，并具有相对低的杂散输入/输出电容。基于III-V化合物的晶体管对ESD浪涌事件具有相对较差的适应性。因此，需要设计良好的ESD保护电路来保护基于III-V化合物的晶体管免受ESD浪涌事件影响。
下面详细讨论本公开的实施例。然而，应当理解，本公开提供了许多可应用的概念，这些概念可以在各种各样的特定上下文中体现。所讨论的具体实施例仅仅是说明性的，并不限制本公开的范围。
例如III-V族化合物的直接带隙材料可以包括但不限于例如砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)、砷化铟镓(InGaAs)、砷化铝镓(InAlAs)等。
图1示出了根据本公开的一些实施例的电子装置100的示意图；电子装置100可以包括晶体管110和ESD保护电路120。
晶体管110可以由直接带隙材料形成或包括直接带隙材料，例如III-V化合物，所述III-V化合物包括但不限于例如GaAs、InP、GaN、InGaAs和AlGaAs。晶体管110可以是GaN基晶体管。晶体管110可以包括高电子迁移率晶体管(HEMT)。晶体管110可以是电力装置(例如，电力晶体管)或电力装置的一部分。
晶体管110可以具有栅极(G)、漏极(D)和源极(S)。晶体管110可以是或包括“常关”型晶体管。例如，在操作中，如果施加在晶体管110的栅极和源极两端的栅极-源极电压(即，VGS)等于或超过晶体管110的阈值电压(VTH)，则晶体管110可以导通以接触电流(例如，从漏极到源极)。如果施加在晶体管110的栅极和源极两端的栅极-源极电压(即VGS)小于晶体管110的阈值电压(VTH)，则晶体管110将被关断。在其它实施例中，根据不同的设计规范，晶体管100可以是或包括“常开”型晶体管。
晶体管110可包括GaN基HEMT，所述GaN基HEMT具有相对低的栅极击穿电压，导致其栅极端子易于由于超过栅极击穿电压的电压过冲尖峰而损坏。因此，ESD保护电路120可以连接在晶体管110的栅极和晶体管110的源极之间，以保护晶体管110在装置切换或ESD浪涌事件期间免受过冲电压尖峰的影响。ESD保护电路120可以连接在晶体管110的栅极和晶体管110的漏极之间。ESD保护电路120可以连接在晶体管110的漏极和晶体管110的源极之间。
ESD保护电路120和晶体管110可以被集成在集成电路(IC)芯片内。可替代地，ESD保护电路120和晶体管110可以分离地设置在电路板(例如印刷电路板(PCB)或母板)上，并且在封装级和/或电路板级彼此电连接。
ESD保护电路120包括晶体管M1、M2、M3、M4、M5、M6、M7、M8、M9以及电阻器R1和R2。晶体管M1、M2、M3、M4、M5、M6、M7、M8、M9可以包括GaN基晶体管。晶体管M1、M2、M3、M4、M5、M6、M7、M8、M9可以包括HEMT。
晶体管M1、M2、M3、M4、M5、M6、M7、M8、M9中的每一个具有栅极、漏极和源极。晶体管M1、M2、M3、M5、M6、M7中的每一个的栅极和源极可以彼此连接。例如，晶体管M1、M2、M3、M5、M6、M7可以是可以被用作二极管的二极管连接的晶体管。
晶体管M1、M2、M3可以串联连接。例如，晶体管M2的栅极和源极可以连接到晶体管M1的漏极，而晶体管M3的栅极和源极可以连接到晶体管M2的漏极。在晶体管M9的漏极和栅极之间可以有任何数量个串联连接的二极管连接的晶体管，尽管图1绘示出了三个串联连接的二极管连接的晶体管。例如，在晶体管M9的漏极和栅极之间可以有N个串联连接的二极管连接的晶体管，其中N是等于或大于1的整数。
晶体管M5、M6、M7可以串联连接。例如，晶体管M6的栅极和源极可以连接到晶体管M5的漏极，而晶体管M7的栅极和源极可以连接到晶体管M6的漏极。在晶体管M9的栅极和源极之间可以有任何数量个串联连接的二极管连接的晶体管，尽管图1绘示出了三个串联连接的二极管连接的晶体管。例如，在晶体管M9的栅极和源极之间可以有N个串联连接的二极管连接的晶体管，其中N是等于或大于1的整数。
晶体管M1的源极和栅极可以连接到晶体管110的栅极。晶体管M1的源极和栅极可以连接到晶体管M4的栅极。晶体管M1的源极和栅极可以连接到晶体管M8的源极。晶体管M1的源极和栅极可以连接到晶体管M9的漏极。晶体管M3的漏极可以连接到晶体管M9的栅极。晶体管M3的漏极可以连接到晶体管M7的漏极。晶体管M3的漏极可以连接到电阻器R1。晶体管M3的漏极可以连接到电阻器R2。晶体管M4的漏极可以连接到电阻器R1。晶体管M4的栅极可以连接到晶体管110的栅极。晶体管M4的源极可以连接到晶体管110的源极。
晶体管M5的源极和栅极可以连接到晶体管110的源极。晶体管M5的源极和栅极可以连接到晶体管M8的栅极。晶体管M5的源极和栅极可以连接到晶体管M4的源极。晶体管M5的源极和栅极可以连接到晶体管M9的源极。晶体管M7的漏极可以连接到晶体管M9的栅极。晶体管M7的漏极可以连接到电阻器R1。晶体管M7的漏极可以连接到电阻器R2。晶体管M8的漏极可以连接到电阻器R2。晶体管M8的栅极可以连接到晶体管110的源极。晶体管M8的源极可连接到晶体管110的栅极。晶体管M9的漏极可以连接到晶体管110的栅极。晶体管M9的源极可以连接到晶体管110的源极。电阻R1可以连接在晶体管M9的栅极和晶体管M4的漏极之间。电阻R2可以连接在晶体管M9的栅极和晶体管M8的漏极之间。
晶体管M1、M2、M3、M4、M5、M6、M7、M8和M9可以具有相同的阈值电压(VTH)，或者可替代地，根据不同的设计规范具有不同的阈值电压(例如VTH1、VTH2、VTH3、VTH4、VTH5、VTH6、VTH7、VTH8和VTH9)。根据不同的设计规范，晶体管M1、M2和M3可以具有相同或不同的纵横比(例如，宽长比)。晶体管M1、M2和M3可以具有不同的宽度。晶体管M9的纵横比可以超过晶体管M1、M2和M3中的每一个的纵横比。晶体管M9和晶体管M1、M2和M3可以具有相同的长度，但是晶体管M9可以更宽，进而允许其与晶体管M1、M2、M3相比能够承载或释放更大的电流。根据不同的设计规范，晶体管M5、M6和M7可以具有相同或不同的纵横比。晶体管M5、M6、M7可以具有不同的宽度。晶体管M9的纵横比可以超过晶体管M5、M6和M7中的每一个。晶体管M9和晶体管M5、M6和M7可以具有相同的长度，但是晶体管M9可以更宽，进而允许其与晶体管M5、M6、M7中的每一个相比能够承载或放电更大的电流。
晶体管M4和晶体管110可以具有相同或不同的阈值电压。晶体管M8和晶体管110可以具有相同或不同的阈值电压。可以交换GaN基晶体管的源极和漏极，使得可交换晶体管M1、M2、M3、M4、M5、M6、M7、M8和M9中的每一个的漏极以及晶体管M1、M2、M3、M4、M5、M6、M7、M8和M9的源极。
ESD保护电路120可以被配置成保护晶体管110免受ESD事件影响。在操作中，当晶体管110的栅极和源极两端的栅极-源极电压(VGS)小于第一预定值时，ESD保护电路120不被触发(被禁用)。电流可以流过或流经晶体管110。因此，ESD保护电路110不影响晶体管110的正常工作或性能。例如，晶体管110处于正常工作模式。第一预定值可以等于晶体管M1、M2、M3和M9的阈值电压的总和(例如4VTH或VTH1+VTH2+VTH3+VTH9)。
在晶体管110的正常工作模式中，如果栅极-源极电压(VGS)降低到晶体管M4的阈值电压(例如，VTH4)以下，则晶体管M4可以被关断。晶体管110的栅极到源极电阻(RGS)与晶体管M1、M2、M3和电阻器R1的相对小的串联电阻之间的并联连接可以被断开。因此，晶体管110的栅极处的等效电阻可以等于栅极到源极电阻(RGS)。晶体管M4可以帮助限制通过晶体管M1、M2和M3以及电阻器R1到达晶体管110的源极的栅极漏电流。晶体管M4可以减小通过ESD保护电路110的漏电流。
类似地，当施加在晶体管110的源极和栅极两端的源极-栅极电压(VSG)小于第二预定值时，ESD保护电路120不被触发(或被禁用)。电流可以流过或流经晶体管110。第二预定值可以等于晶体管M5、M6、M7和M9的阈值电压的总和(例如，4VTH或VTH5+VTH6+VTH7+VTH9)。因此，ESD保护电路120不影响晶体管110的正常工作或性能。例如，晶体管110处于正常工作模式。
在晶体管110的正常工作模式中，如果源极-栅极电压(VSG)降低到晶体管M8的阈值电压(例如，VTH8)以下，则晶体管M8可以被关断。晶体管110的栅极到源极电阻(RGS)与晶体管M5、M6和M7，和电阻器R2的相对低的串联电阻之间的并联连接可以被断开。因此，晶体管110的栅极处的等效电阻可以等于栅极到源极电阻(RGS)。晶体管M8可以帮助限制通过晶体管M5、M6和M7以及电阻器R2到达晶体管110的源极的栅极漏电流。在晶体管110的正常工作模式中，晶体管M8可以减小通过ESD保护电路110的漏电流。
电阻器R1可以被配置成将晶体管M9的栅极连接到晶体管M9的源极。当晶体管M9被关断时，存储在晶体管M9的栅极中的电荷可以通过电阻器R1排出。因此，电阻器R1可以被配置成当晶体管M9被关断时防止晶体管M9的栅极受到电浮动的影响。此外，电阻器R1可以被配置成防止晶体管M9的栅极受到任何寄生耦合或噪声的影响。
电阻器R2可以被配置成将晶体管M9的栅极连接到晶体管M9的漏极。当晶体管M9被关断时，存储在晶体管M9的栅极中的电荷可以通过电阻器R2排出。因此，电阻器R2可以被配置成当晶体管M9被关断时防止晶体管M9的栅极受到电浮动的影响。此外，电阻器R2可以被配置成防止晶体管M9的栅极受到任何寄生耦合或噪声的影响。
图2绘示了根据本公开的一些实施例的在晶体管110经历正ESD时如图1所展示的电子装置100的等效电路。经历正ESD的晶体管110可以表示施加在晶体管110的栅极和源极两端的栅极-源极电压(VGS)等于或超过预定值(例如，VGS≥4VTH或VGS≥VTH1+VTH2+VTH3+VTH9)。
如图2所展示的，当施加在晶体管110的栅极和源极两端的栅极-源极电压(VGS)等于或超过预定值时，ESD保护电路120被触发(或被启用)。施加在晶体管110的栅极和源极两端的栅极-源极电压(VGS)将导通ESD保护电路120的由虚线框包围的电子部件(例如，晶体管M1、M2、M3、M4)的一部分。同时，晶体管M5、M6、M7和M8可以被关断。
然后可以在晶体管M9的栅极和源极两端施加电压(例如VGS-3VTH或VGS-(VTH1+VTH2+VTH3))以导通晶体管M9。晶体管110的栅极处累积的电荷通过晶体管M1、M2和M3以及晶体管M9放电或排出，以防止由于累积的电荷或施加到晶体管110的栅极的电压造成的损坏。
图3绘示了根据本公开的一些实施例的在晶体管110经历负ESD时如图1所展示的电子装置100的等效电路。经历负ESD的晶体管110可以表示施加在晶体管110的源极和栅极两端的源极-栅极电压(VSG)等于或超过预定值(例如，VSG≥4VTH或VSG≥VTH5+VTH6+VTH7+VTH9)。
如图3所展示的，当施加在晶体管110的源极和栅极两端的源极-栅极电压(VSG)等于或超过预定值(例如，VSG≥4VTH或VSG≥VTH5+VTH6+VTH7+VTH9)时，ESD保护电路120被触发(或被启用)。施加在晶体管110的源极和栅极两端的源极-栅极电压(VSG)将导通ESD保护电路120的由虚线框包围的电子部件(例如，晶体管M5、M6、M7和M8)的一部分。同时，晶体管M1、M2、M3和M4可以被关断。
然后可以在晶体管M9的栅极和漏极两端施加电压(例如VSG-3VTH或VSG-(VTH5+VTH6+VTH7))。如前所述，可以交换晶体管M9的漏极和源极。因此，施加在晶体管M9的栅极和漏极(即源极)两端的电压(例如VSG-3VTH或VSG-(VTH5+VTH6+VTH7))可以导通晶体管M9。晶体管110的源极处累积的电荷可以通过晶体管M5、M6、M7和晶体管M9放电或排出，以防止由于累积的电荷或施加到晶体管110的栅极的电压造成的损坏。
根据图1、图2和图3所展示的实施例，晶体管110的栅极处的正ESD或负ESD可以触发ESD保护电路120，进而提供增强的ESD保护。可以通过选择晶体管M1、M2、M3、M5、M6、M7和M9的阈值电压来确定ESD保护电路120的触发电压，进而增加了ESD保护电路120设计的灵活性。如果晶体管M1、M2、M3和M9的阈值电压之和(例如，VTH1+VTH2+VTH3+VTH9)等于晶体管M5、M6、M7和M9的阈值电压之和(例如，VTH5+VTH6+VTH7+VTH9)，则ESD保护电路120可以具有用于正ESD保护和负ESD保护的相同的触发电压。
图4绘示出了根据本公开的一些实施例的电子装置200的示意图。电子装置200可以包括晶体管110和ESD保护电路220。ESD保护电路220类似于图1所展示的ESD保护电路120，下面描述它们之间的一些差异。
ESD保护电路220可以连接在晶体管110的栅极(G)和晶体管110的源极(S)之间。ESD保护电路220可以连接在晶体管110的栅极和晶体管110的漏极(D)之间。ESD保护电路220可以连接在晶体管110的漏极和晶体管110的源极之间。ESD保护电路220和晶体管110可以被集成在IC芯片中。ESD保护电路220可以与GaN基晶体管110一起被集成和制造，这可以减小寄生电感和寄生电容。
ESD保护电路220可包括二极管D1、D2、D3、D4、D5、D6、晶体管M10、M11、M12和电阻器R3和R4。晶体管M10、M11、M12可以包括GaN基晶体管。晶体管M10，M11，M12可以包括HEMT。二极管D1、D2、D3、D4、D5、D6可包括肖特基势垒二极管(SBD)。D1、D2、D3、D4、D5、D6可以包括GaN基SBD。二极管D1、D2、D3、D4、D5、D6可以具有相同的尺寸。可替代地，根据不同的设计规范，二极管D1、D2、D3、D4、D5、D6可以具有不同的尺寸。
如图4所展示的，二极管D1、D2、D3可以串联连接。例如，二极管D1的阴极可以连接到二极管D2的阳极，二极管D2的阴极可以连接到二极管D3的阳极。二极管D4、D5、D6可以串联连接。例如，二极管D6的阴极可以连接到二极管D5的阳极，而二极管D5的阴极可以连接到二极管D4的阳极。在晶体管M12的漏极和栅极之间或在晶体管M12的栅极和源极之间可以有任何数量个串联连接的二极管，尽管图4绘示出了三个串联连接的二极管。例如，在晶体管M12的漏极和栅极之间或在晶体管M12的栅极和源极之间可以有N个串联连接的二极管，其中N是等于或大于1的整数。
二极管D1的阳极可以连接到晶体管110的栅极。二极管D1的阳极可以连接到晶体管M10的栅极。二极管D1的阳极可以连接到晶体管M11的源极。二极管D1的阳极可以连接到晶体管M12的漏极。二极管D3的阴极可以连接到晶体管M12的栅极。二极管D3的阴极可以连接到二极管D4的阴极。二极管D3的阴极可以连接到电阻器R3。二极管D3的阴极可以连接到电阻器R4。晶体管M10的漏极可以连接到电阻器R3。晶体管M10的栅极可以连接到晶体管110的栅极。晶体管M10的源极可以连接到晶体管110的源极。二极管D6的阳极可以连接到晶体管110的源极。二极管D6的阳极可以连接到晶体管M10的源极。二极管D6的阳极可以连接到晶体管M11的栅极。二极管D6的阳极可以连接到晶体管M12的源极。二极管D4的阴极可以连接到晶体管M12的栅极。二极管D4的阴极可以连接到电阻器R3。二极管D4的阴极可以连接到电阻器R4。晶体管M11的漏极可以连接到电阻器R4。晶体管M11的栅极可以连接到晶体管110的源极。晶体管M11的源极可连接到晶体管110的栅极。晶体管M12的漏极可以连接到晶体管110的栅极。晶体管M12的源极可以连接到晶体管110的源极。电阻R3可以连接在晶体管M12的栅极和晶体管M10的漏极之间。电阻R4可以连接在晶体管M12的栅极和晶体管M11的漏极之间。
二极管D1、D2、D3、D4、D5、D6可以具有相同的阈值电压(VDTH)。可替代地，根据不同的设计规范，二极管D1、D2、D3、D4、D5、D6可以包括不同的阈值电压(例如，VDTH1、VDTH2、VDTH3、VDTH4、VDTH5、VDTH6)。
晶体管M10和晶体管110可以具有相同或不同的阈值电压。晶体管M11和晶体管110可以具有相同或不同的阈值电压。可以交换GaN基晶体管的源极和漏极，使得可以交换晶体管M10、M11和M12的漏极以及晶体管M10、M11和M12的源极。
ESD保护电路220可以被配置成保护晶体管110免受ESD事件影响。在操作中，当施加在晶体管110的栅极和源极两端的栅极-源极电压(VGS)小于第三预定值时，ESD保护电路220不被触发(或被禁用)。电流流过或流经晶体管110。因此，ESD保护电路220不影响晶体管110的正常工作或性能。例如，晶体管110处于正常工作模式。第三预定值可以等于二极管D1、D2、D3的阈值电压和晶体管M12的阈值电压的总和(例如，3VDTH+VTH12或VDTH1+VDTH2+VDTH3+VTH12)。
在晶体管110的正常工作模式中，如果栅极-源极电压(VGS)降低到晶体管M10的阈值电压(例如，VTH10)以下，则晶体管M10可以被关断。晶体管110的栅极到源极电阻(RGS)与二极管D1、D2、D3，和电阻器R3的相对小的串联电阻之间的并联连接可以被断开。因此，晶体管110的栅极处的等效电阻可以等于栅极到源极电阻(RGS)。晶体管M10可以帮助限制通过二极管D1、D2、D3以及电阻器R3到达晶体管110的源极的栅极漏电流。晶体管M10可以减小通过ESD保护电路110的漏电流。
类似地，当施加在晶体管110的源极和栅极两端的源极-栅极电压(VSG)小于第四预定值时，ESD保护电路220不被触发(或被禁用)。电流可以流过或流经晶体管110。因此，ESD保护电路220不影响晶体管110的正常工作或性能(在正常工作模式下)。第四预定值可以等于二极管D4、D5和D6的阈值电压和晶体管M12的阈值电压的总和(例如，3VDTH+VTH12)或VDTH4+VDTH5+VDTH6+VTH12)。
在晶体管110的正常工作模式中，如果源极-栅极电压(VSG)降低到晶体管M11的阈值电压(例如，VTH11)以下，则晶体管M11可以被关断。晶体管110的栅极到源极电阻(RGS)与二极管D4、D5、D6，和电阻器R4的相对低的串联电阻之间的并联连接可以被断开。因此，晶体管110的栅极处的等效电阻可以等于栅极到源极电阻(RGS)。晶体管M11可以帮助限制通过二极管D4、D5、D6以及电阻器R4到达晶体管110的源极的栅极漏电流。在晶体管110的正常工作模式中，晶体管M11可以减小通过ESD保护电路110的漏电流。
电阻器R3可以被配置成将晶体管M12的栅极连接到晶体管M12的源极。当晶体管M12被关断时，存储在晶体管M12的栅极中的电荷可以通过电阻器R3排出。因此，电阻器R3可以被配置成当晶体管M12被关断时防止晶体管M12的栅极受到电浮动的影响。此外，电阻器R3可以被配置成防止晶体管M12的栅极受到任何寄生耦合或噪声的影响。
电阻器R4可以被配置成将晶体管M12的栅极连接到晶体管M12的漏极。当晶体管M12被关断时，存储在晶体管M12的栅极中的电荷可以通过电阻器R4排出。因此，电阻器R4可以被配置成当晶体管M12被关断时防止晶体管M12的栅极受到电浮动的影响。此外，电阻器R4可以被配置成防止晶体管M12的栅极受到任何寄生耦合或噪声的影响。
图5绘示了根据本公开的一些实施例的在晶体管110经历正ESD时如图4所展示的电子装置200的等效电路。经历正ESD的晶体管110可以表示施加在晶体管110的栅极和源极两端的栅极-源极电压(VGS)等于或超过预定值(例如，VGS≥3VDTH+VTH12或VGS≥VDTH1+VTH2+VTH3+VTH12)。
如图5所展示的，当施加在晶体管110的栅极和源极两端的栅极-源极电压(VGS)等于或超过预定值(例如，VGS-3VDTH+VTH12或VGS≥VDTH1+VTH2+VTH3+VTH12)时，ESD保护电路120被触发(或被启用)。施加在晶体管110的栅极和源极两端的栅极-源极电压(VGS)将导通ESD保护电路220的由虚线框包围的电子部件(例如，二极管D1、D2、D3和晶体管M10)的一部分。同时，二极管D4、D5和D6以及晶体管M11可以被关断。
然后可以在晶体管M12的栅极和源极两端施加电压(例如VGS-3VDTH或VGS-(VDTH1VDTH2VDTH3))以导通晶体管M12。晶体管110的栅极处累积的电荷通过二极管D1、D2、D3和晶体管M12放电或排出，以防止由于累积的电荷或施加到晶体管110的栅极的电压造成的损坏。
图6绘示了根据本公开的一些实施例的在晶体管110经历负ESD时的图4所展示的电子装置200的等效电路。经历负ESD的晶体管110可以表示施加在晶体管110的源极和栅极两端的源极-栅极电压(VSG)等于或超过预定值(例如VSG≥3VDTH+VTH12或VSG≥VDTH4+VTH5+VTH6+VTH12)。
如图6所展示的，当施加在晶体管110的源极和栅极两端的源极-栅极电压(VSG)等于或超过预定值(例如VSG≥3VDTH+VTH12或VSG≥VDTH4+VTH5+VTH6+VTH12)时，ESD保护电路120被触发(或被启用)。施加在晶体管110的源极和栅极两端的源极-栅极电压(VSG)将导通ESD保护电路220的由虚线框包围的电子部件(例如，二极管D4、D5、D6和M11)的一部分。同时，二极管D1、D2和D3以及晶体管M10可以被关断。
然后可以在晶体管M12的栅极和漏极两端施加电压(例如VSG-3VDTH或VSG-VDTH4+VDTH5+VDTH6)。如前所述，可以交换晶体管M12的漏极和源极。因此，施加在晶体管M12的栅极和漏极(即源极)两端的电压(例如VSG-3VDTH或VSG-VDTH4+VDTH5+VDTH6)可以导通晶体管M12。晶体管110的源极处的累积电荷通过二极管D4、D5、D6和晶体管M12放电或排出，以防止由于累积的电荷或施加到晶体管110的栅极的电压造成的的损坏。
根据图4、图5和图6所示的实施例，晶体管110的栅极处的正ESD或负ESD可以触发ESD保护电路220，进而增加了ESD保护电路220设计的灵活性。如果二极管D1、D2、D3和晶体管M12的阈值电压的总和(例如，VDTH1+VDTH2+VDTH3+VTH12)等于二极管D4、D5、D6和晶体管M12的阈值电压的总和(例如，VDTH4+VDTH5+VDTH6+VTH12)，则ESD保护电路220可以具有相同的用于正ESD保护和负ESD保护触发电压。
图7绘示出了根据本公开的一些实施例的电子装置300的示意图。电子装置300可以包括晶体管310和ESD保护电路320。晶体管310可以与晶体管110和电子装置100相同或相似。
ESD保护电路320包括晶体管M21、M22、M23、M24和电阻器R21。晶体管M21、M22、M23、M24可以包括GaN基晶体管。晶体管M21、M22、M23、M24可以包括HEMT。
晶体管M21、M22、M23、M24中的每一个可以具有栅极、漏极和源极。晶体管M21、M22、M23、M24中的每一个的栅极和源极可以彼此连接。例如，晶体管M21、M22、M23可以是可以充当二极管的二极管连接的晶体管。晶体管M21、M22、M23可以串联连接。例如，晶体管M22的栅极和源极可以连接到晶体管M21的漏极，晶体管M23的栅极和源极可以连接到晶体管M22的漏极。晶体管M21的源极和栅极可以连接到晶体管310的栅极和晶体管M24的漏极。晶体管M23的漏极可以连接到晶体管M24的栅极和电阻器R21。晶体管M24的漏极可以连接到晶体管310的栅极。晶体管M24的源极可以连接到晶体管310的源极。电阻器R21可以连接在晶体管M24的栅极和晶体管M24的源极之间。
晶体管M21、M22、M23、M24可以具有相同的阈值电压(VTH)。可替代地，根据不同的设计规范，晶体管M21、M22、M23、M24可以包括不同阈值电压(例如，VTH21、VTH22、VTH23、VTH24)。可以交换GaN基晶体管的源极和漏极，使得可以交换晶体管M21、M22和M23、M24的漏极以及晶体管M21、M22和M23、M24的源极。
ESD保护电路320可以被配置成保护晶体管310免受ESD事件影响。在操作中，当施加到晶体管310的栅极的栅极-源极电压(VGS)小于第五预定值时，ESD保护电路320不被触发(或被禁用)。因此，ESD保护电路320不影响晶体管310的正常工作或性能(在正常工作模式下)。电流可以流过或流经晶体管310。第五预定值可以等于晶体管M21、M22、M23和M24的阈值电压的总和(例如，4VTH或VTH21+VTH22+VTH23+VTH24)。
电阻器R21可以被配置成将晶体管M24的栅极连接到晶体管M24的源极。当晶体管M24被关断时，存储在晶体管M24的栅极中的电荷可以通过电阻器R21排出。因此，电阻器R21可以被配置成当晶体管M24被关断时防止晶体管M24的栅极受到电浮动的影响。此外，电阻器R21可以被配置成防止晶体管M24的栅极受到任何寄生耦合或噪声的影响。
然而，在晶体管310的正常工作模式中，二极管连接的晶体管M21、M22和M23，和电阻器R21的相对小的串联电阻可以与晶体管310的栅极到源极电阻(RGS)并联连接。晶体管310的栅极处的等效电阻可以减小，并且相应地，晶体管310的栅极漏电流可以增加。栅极漏电流可以流经晶体管M21、M22和M23以及电阻器R21到达晶体管710的源极。根据图1所展示的实施例，如果栅极-源极电压(VGS)降低到晶体管M4的阈值电压(例如，VTH4)以下，则晶体管M4可以被关断。晶体管110的栅极到源极电阻(RGS)与晶体管M1、M2和M3，和电阻器R1的相对低的串联电阻之间的并联连接可以被断开。图1中的晶体管110的栅极处的等效电阻可能相对较大。因此，可以降低晶体管110的栅极漏电流。
晶体管310可以经历正ESD。当施加到晶体管310的栅极的栅极-源极电压(VGS)等于或超过预定值(例如，VGS≥4VTH或VGS≥VTH21+VTH22+VTH23+VTH24)时，ESD保护电路320被触发(或被启用)。例如，如果晶体管M21、M22、M23导通，并且在晶体管M24的栅极和源极两端施加电压(例如VGS-3VTH或V-GS(VTH21+VTH22+VTH23))以导通晶体管M24，则晶体管310的栅极处累积的电荷通过晶体管M21、M22，和M23和晶体管M24放电或排出以保护晶体管310免受累积的电荷或施加到晶体管310的栅极的电压造成的损坏。
晶体管310可以经历负ESD。当施加到晶体管310的栅极的源极-栅极电压(VSG)等于或超过预定值(例如，VSG≥VTH24)时，ESD保护电路320被触发(或启用)。如前所述，可以交换晶体管M24的漏极和源极。因此，在晶体管M24的栅极和源极两端施加电压(例如，VSG)以导通晶体管M24，并且晶体管310的源极处累积的电荷通过晶体管M24放电或排出以保护晶体管310免受累积的电荷或施加到晶体管310的栅极的电压造成的损坏。
然而，触发电压(例如，VTH24)对于ESD保护电路320的负ESD保护不同于触发电压(例如，VTH21+VTH22+VTH23+VTH24)对于ESD保护电路320的正ESD保护。用于负ESD保护的触发电压(例如VTH24)相对较小，使得ESD保护电路320可能影响晶体管310的正常工作或性能。当在正常操作期间向晶体管310施加适度的负偏压时，ESD保护电路320可能意外地导通以在晶体管310的源极处对电荷进行放电或排出。这样，晶体管310可能不能正常工作。根据图1所展示的实施例，ESD保护电路120可以具有相同的用于正ESD保护和负ESD保护的触发电压。根据图4所展示的实施例，ESD保护电路220可以具有相同的用于正ESD保护和负ESD保护的触发电压。图1中的ESD保护电路120和图4中的ESD保护电路220可以具有相对大的用于负ESD保护的触发电压，这为晶体管110的正常工作或性能留下了空间。
空间描述，例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶”、“底”、“垂直”、“水平”、“侧”、“较高”、“较低”、“上面”、“下面”等，是相对于附图中所示的取向来指示的，除非另有说明。应当理解，这里使用的空间描述仅用于说明的目的，并且这里描述的结构的实际实现可以以任何取向或方式在空间上布置，只要本公开的实施例的优点不被这种布置偏离。
如本文所用，术语“大约”、“基本上”、“基本”和“约”用于描述和说明小的变化。当与事件或情况结合使用时，该术语可以指其中事件或情况精确发生的情况以及其中事件或情况非常近似地发生的情况。例如，当与数值结合使用时，这些术语可以指小于或等于该数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％。例如，如果两个数值之间的差小于或等于这些值的平均值的±10％，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％，则这两个数值可被认为是“基本上”相同或相等的。
如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，则两个表面可被认为是共面的或基本上共面的。
如本文所用，单数术语“一”、“一种”和“所述”可包括复数指代物，除非上下文另外明确指出。
如本文所用，术语“传导的”、“导电的”和“导电性”是指传输电流的能力。导电材料通常表示对电流的流动表现出很小或没有阻碍的那些材料。导电性的一种量度是西门子每米(S/m)。典型地，导电材料是具有大于约104S/m，例如至少105S/m或至少106S/m的电导率的材料。材料的导电性有时会随温度而变化。除非另有说明，材料的导电性在室温下测量。
另外，量、比率和其它数值有时在本文中以范围形式给出。应当理解，这样的范围格式是为了方便和简洁而使用的，并且应当被灵活地理解为包括明确指定为范围的界限的数值，而且还包括包含在该范围内的所有单独的数值或子范围，其中每个数值和子范围被视为已明确指定。
虽然已经参考本公开的具体实施例描述和说明了本公开，但是这些描述和说明不是限制性的。本领域内的技术人员应当理解，在不脱离由所附权利要求限定的本公开的真实精神和范围的情况下，可以进行各种改变并且可以替换等同物。附图不必按比例绘制。由于制造过程和公差，本公开中的技术再现与实际设备之间可能存在区别。可以存在没有具体示出的本公开的其它实施例。说明书和附图被认为是说明性的而不是限制性的。可以进行修改以使特定的情况、材料、物质组成、方法或过程适应本公开的目的、精神和范围。所有这些修改都在所附权利要求的范围内。虽然已经参考以特定顺序执行的特定操作描述了在此公开的方法，但是应当理解，在不脱离本公开的教导的情况下，这些操作可以被组合、细分或重新排序以形成等效方法。因此，除非在此特别指出，否则操作的顺序和分组不是对本公开的限制。

Claims (18)

1.一种电子装置，其包含：
第一III族氮化物晶体管；以及
一种静电放电ESD保护电路，其包含：
第一晶体管，其具有彼此连接并且电连接到所述第一III族氮化物晶体管的栅极的源极和栅极；
第二晶体管，其具有彼此连接并且电连接到所述第一III族氮化物晶体管的源极的源极和栅极；
第三晶体管，其具有电连接到所述第一III族氮化物晶体管的所述栅极的漏极、电连接到所述第一晶体管的漏极和所述第二晶体管的漏极的栅极，以及电连接到所述第一III族氮化物晶体管的所述源极的源极；以及
第四晶体管，其具有电连接到所述第三晶体管的所述栅极的漏极、电连接到所述第一III族氮化物晶体管的所述栅极的栅极，以及电连接到所述第一III族氮化物晶体管的所述源极的源极。
2.根据权利要求1所述的电子装置，其中所述ESD保护电路进一步包含：
第一电阻器，其连接在所述第三晶体管的所述栅极和所述第四晶体管的所述漏极之间。
3.根据权利要求2所述的电子装置，其中所述第四晶体管的所述漏极电连接到所述第一晶体管的漏极，并且其中所述第四晶体管被配置成断开所述第一III族氮化物晶体管的栅极到源极电阻和所述第一晶体管以及所述第一电阻器的串联电阻之间的并联连接。
4.根据权利要求1所述的电子装置，其中所述ESD保护电路进一步包含：
第五晶体管，其具有电连接到所述第三晶体管的所述栅极的漏极、电连接到所述第一III族氮化物晶体管的所述源极的栅极，以及电连接到所述第一III族氮化物晶体管的所述栅极的源极。
5.根据权利要求4所述的电子装置，其中所述ESD保护电路进一步包含：
第二电阻器，其连接在所述第三晶体管的所述栅极和所述第五晶体管的所述漏极之间。
6.根据权利要求1所述的电子装置，其中所述ESD保护电路进一步包含串联电连接在所述第三晶体管的所述漏极和所述第三晶体管的所述栅极之间的第一N个二极管连接的晶体管，其中N是等于或大于1的整数。
7.根据权利要求6所述的电子装置，其中所述ESD保护电路被配置成如果施加在所述第一III族氮化物晶体管的所述栅极和所述源极两端的栅极-源极电压等于或超过所述第一N个二极管连接的晶体管的阈值电压和所述第三晶体管的阈值电压的总和，从所述第一III族氮化物晶体管的所述栅极排出第一电流。
8.根据权利要求6所述的电子装置，其中所述ESD保护电路进一步包含串联电连接在所述第三晶体管的所述源极和所述第三晶体管的所述栅极之间的第二N个二极管连接的晶体管，其中N是等于或大于1的整数。
9.根据权利要求8所述的电子装置，其中所述ESD保护电路被配置成如果施加在所述第一III族氮化物晶体管的所述源极和所述栅极两端的源极-栅极电压等于或超过所述第二N个二极管连接的晶体管的阈值电压和所述第三晶体管的阈值电压的总和，从所述第一III族氮化物晶体管的所述源极排出第二电流。
10.根据权利要求1所述的电子装置，其中所述第一晶体管、所述第二晶体管和所述第三晶体管包括III族氮化物晶体管。
11.根据权利要求1所述的电子装置，其中所述第一III族氮化物晶体管是电力装置。
12.根据权利要求1所述的电子装置，其中所述第一晶体管和所述第三晶体管的阈值电压的总和等于所述第二晶体管和所述第三晶体管的阈值电压的总和。
13.一种电子装置，其包含：
第一III族氮化物晶体管；以及
一种ESD保护电路，其包含：
第一二极管，其具有电连接到所述第一III族氮化物晶体管的栅极的阳极；
第二二极管，其具有电连接到所述第一III族氮化物晶体管的源极的阳极；
第一晶体管，其具有电连接到所述第一III族氮化物晶体管的所述栅极的漏极、电连接到所述第一二极管的阴极和所述第二二极管的阴极的栅极，以及电连接到所述第一III族氮化物晶体管的所述源极的源极；以及
第二晶体管，其具有电连接到所述第一晶体管的所述栅极的漏极、电连接到所述第一III族氮化物晶体管的所述栅极的栅极，以及电连接到所述第一III族氮化物晶体管的所述源极的源极。
14.根据权利要求13所述的电子装置，其中所述ESD保护电路进一步包含串联电连接在所述第一晶体管的所述漏极和所述第一晶体管的所述栅极之间的N个第三二极管，其中N是等于或大于1的整数。
15.根据权利要求14所述的电子装置，其中所述ESD保护电路被配置成如果施加在所述第一III族氮化物晶体管的所述栅极和所述源极两端的栅极-源极电压等于或超过所述第一二极管的阈值电压和所述第一晶体管的阈值电压的总和，从所述第一III族氮化物晶体管的所述栅极排出第一电流。
16.根据权利要求14所述的电子装置，其中所述ESD保护电路进一步包含串联电连接在所述第一晶体管的所述源极和所述第一晶体管的所述栅极之间的N个第四二极管，其中N是等于或大于1的整数。
17.根据权利要求15所述的电子装置，其中所述ESD保护电路被配置成如果施加在所述第一III族氮化物晶体管的所述源极和所述栅极两端的源极-栅极电压等于或超过所述第二二极管的阈值电压和所述第一晶体管的阈值电压的总和，从所述第一III族氮化物晶体管的所述源极排出第二电流。
18.根据权利要求13所述的电子装置，其中所述第一二极管和所述第一晶体管的阈值电压的总和等于所述第二二极管和所述第一晶体管的阈值电压的总和。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11715946B2 (en) * 2020-11-30 2023-08-01 Innoscience (suzhou) Semiconductor Co., Ltd. Electronic device and electrostatic discharge protection circuit
CN114127914B (zh) * 2021-05-11 2023-05-26 英诺赛科(苏州)半导体有限公司 集成半导体器件及其制造方法
CN113809067B (zh) * 2021-11-16 2022-02-18 芯众享(成都)微电子有限公司 一种带有片内栅极回跳保护的常关型hemt器件
CN114301044B (zh) * 2021-12-21 2022-10-04 电子科技大学 一种基于ⅲ族氮化物的esd保护电路
WO2023164919A1 (en) * 2022-03-04 2023-09-07 Innoscience (suzhou) Semiconductor Co., Ltd. Terminal protection network and electronic device
TWI823291B (zh) * 2022-03-15 2023-11-21 世界先進積體電路股份有限公司 保護電路
US11894674B2 (en) 2022-05-11 2024-02-06 Vanguard International Semiconductor Corporation Protection circuit
CN116073768A (zh) * 2023-03-20 2023-05-05 成都明夷电子科技有限公司 射频低噪声放大器芯片的静电保护电路及射频放大电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104183637A (zh) * 2013-05-23 2014-12-03 英飞凌科技奥地利有限公司 针对iii族氮化物晶体管的栅极电压控制

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW410459B (en) * 1999-01-04 2000-11-01 Taiwan Semiconductor Mfg Gate-coupled electrostatic discharge protection circuit without transient leakage
US8144441B2 (en) * 2006-08-30 2012-03-27 Triquint Semiconductor, Inc. Electrostatic discharge protection circuit for compound semiconductor devices and circuits
US8885305B2 (en) 2012-04-25 2014-11-11 Globalfoundries Singapore Pte. Ltd. Method and apparatus for ESD circuits
US8773826B2 (en) * 2012-08-29 2014-07-08 Amazing Microelectronic Corp. Power-rail electro-static discharge (ESD) clamp circuit
US20140334048A1 (en) * 2013-05-07 2014-11-13 Rf Micro Devices, Inc. Esd protection circuit
US20160372920A1 (en) * 2015-06-18 2016-12-22 Navitas Semiconductor, Inc. Integrated esd protection circuits in gan
US20180026029A1 (en) * 2016-07-21 2018-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated ESD Protection Circuit for GaN Based Device
US10438940B2 (en) 2016-12-29 2019-10-08 Nxp Usa, Inc. ESD protection for depletion-mode devices
US10381828B1 (en) * 2018-01-29 2019-08-13 Dialog Semiconductor (Uk) Limited Overvoltage protection of transistor devices
CN108321781A (zh) 2018-04-17 2018-07-24 江苏卓胜微电子股份有限公司 一种ESD保护电路及基于GaAs PHEMT工艺的集成模块
US10693288B2 (en) * 2018-06-26 2020-06-23 Vishay SIliconix, LLC Protection circuits with negative gate swing capability
CN109193601B (zh) 2018-09-25 2020-04-21 华为技术有限公司 一种esd保护电路
CN110137172B (zh) 2019-05-15 2021-12-10 英诺赛科（珠海）科技有限公司 静电防护电路及电子装置
US11715946B2 (en) * 2020-11-30 2023-08-01 Innoscience (suzhou) Semiconductor Co., Ltd. Electronic device and electrostatic discharge protection circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104183637A (zh) * 2013-05-23 2014-12-03 英飞凌科技奥地利有限公司 针对iii族氮化物晶体管的栅极电压控制

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