CN112154541A - 电子器件和静电放电保护电路 - Google Patents

电子器件和静电放电保护电路 Download PDF

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Abstract

本公开涉及一种电子器件。所述电子器件包含第一III族氮化物晶体管和静电放电ESD保护电路。所述ESD保护电路包含二极管和第二晶体管。所述二极管具有电连接到所述第一III族氮化物晶体管的栅极的阳极。所述第二晶体管具有电连接到所述第一III族氮化物晶体管的所述栅极的漏极、电连接到所述二极管的阴极的栅极以及电连接到所述第一III族氮化物晶体管的源极的源极。

Description

电子器件和静电放电保护电路
技术领域
本公开涉及一种具有静电放电(ESD)保护电路的电子器件，且确切地说，涉及一种具有ESD保护电路的III-V族电子器件。
背景技术
包含直接带隙半导体的组件(例如，包含III-V族材料或III-V族化合物(类别：III-V化合物)的半导体组件)可归因于其特性而在多种条件下或在多种环境中(例如，在不同电压和频率下)操作或工作。
半导体组件可包含异质结双极晶体管(HBT)、异质结场效应晶体管(HFET)、高电子迁移率晶体管(HEMT)、调制掺杂FET(MODFET)或其类似者。
发明内容
在一些实施例中，电子器件包含第一III族氮化物晶体管和静电放电(ESD)保护电路。ESD保护电路包含二极管和第二晶体管。二极管具有电连接到第一III族氮化物晶体管的栅极的阳极。第二晶体管具有电连接到第一III族氮化物晶体管的栅极的漏极、电连接到二极管的阴极的栅极以及电连接到第一III族氮化物晶体管的源极的源极。
在一些实施例中，电子器件包含第一III族氮化物晶体管和静电放电(ESD)保护电路。ESD保护电路电连接在第一III族氮化物晶体管的栅极与第一III族氮化物晶体管的源极之间。ESD保护电路具有N个串联电连接的二极管，其中N为等于或大于2的整数。二极管的阈值电压具有小于0.3V的变化。
附图说明
当结合附图阅读时，可从以下具体实施方式容易地理解本公开的一些实施例的各方面。应注意，各种结构可能未按比例绘制，且出于论述清楚起见，可任意增大或减小各种结构的尺寸。
图1说明根据本公开的一些实施例的电子器件的示意图。
图2说明根据本公开的一些实施例的电子器件的示意图。
图3说明根据本公开的一些实施例的半导体结构的横截面图。
具体实施方式
以下揭示内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例。当然，这些只是实例且并不旨在为限制性的。在本公开中，在以下描述中对第一特征在第二特征之上或上的形成的参考可包含第一特征与第二特征直接接触形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可不直接接触的实施例。此外，本公开可在各种实例中重复参考标号和/或字母。这种重复是出于简化和清楚的目的且本身并不规定所论述的各种实施例和/或配置之间的关系。
下文详细论述本公开的实施例。然而，应了解，本公开提供可体现在广泛多种特定上下文中的许多适用的概念。所论述的具体实施例仅仅是说明性的且并不限制本公开的范围。
例如III-V族化合物等直接带隙材料可包含(但不限于)例如砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)、砷化铟镓(InGaAs)、砷化铝镓(InAlAs)等。
图1说明根据本公开的一些实施例的电子器件100的示意图。电子器件100可包含晶体管110和静电放电(ESD)保护电路120。
在一些实施例中，晶体管110可由直接带隙材料(例如，III-V化合物)形成或包含所述直接带隙材料，其包含(但不限于)例如GaAs、InP、GaN、InGaAs及AlGaAs。在一些实施例中，晶体管110为基于GaN的晶体管。在一些实施例中，晶体管110可包含高电子迁移率晶体管(HEMT)。在一些实施例中，晶体管110可为功率器件(例如，功率晶体管)或功率器件的一部分。
晶体管110可具有栅极、漏极和源极。在一些实施例中，晶体管110可为或可包含“常关”型晶体管。举例来说，在操作中，如果施加在晶体管110的栅极与源极之间的电压(即Vgs)等于或大于晶体管110的阈值电压(Vth)，那么晶体管110可接通以接触电流(例如，从漏极到源极)。如果施加在晶体管110的栅极与源极之间的电压(即Vgs)小于晶体管110的阈值电压(Vth)，那么晶体管110将关断。在其它实施例中，取决于不同设计规格，晶体管T1可为或可包含“常通”型晶体管。
在一些实施例中，晶体管110包含基于GaN的HEMT，其具有相对较低的栅极击穿电压，这导致其栅极端子由于超出栅极击穿电压的电压过冲尖峰而容易受到损坏。因此，ESD保护电路120可连接在晶体管110的栅极(G)与晶体管110的源极(S)之间，以保护晶体管110免于在器件开关或ESD浪涌事件期间受到过冲电压尖峰影响。在其它实施例中，ESD保护电路120可连接在晶体管110的栅极与晶体管110的漏极(D)之间。在其它实施例中，ESD保护电路120可连接在晶体管110的漏极与晶体管110的源极之间。
在一些实施例中，ESD保护电路120和晶体管110集成在集成电路(IC)芯片内。替代地，ESD保护电路120和晶体管110分开安置于电路板(例如，印刷电路板(PCB)或主板)上且在封装级和/或电路板级下彼此电连接。
ESD保护电路120包含晶体管M1、M2、M3、M4和电阻器R1。在一些实施例中，晶体管M1、M2、M3、M4可包含基于GaN的晶体管。在一些实施例中，晶体管M1、M2、M3、M4可包含HEMT。
晶体管M1、M2、M3、M4中的每一者具有栅极、漏极和源极。晶体管M1、M2、M3中的每一者的栅极和源极彼此连接。举例来说，晶体管M1、M2、M3为二极管接法晶体管，其可充当二极管。晶体管M1、M2、M3串联连接。举例来说，晶体管M2的栅极和源极连接到晶体管M1的漏极，晶体管M3的栅极和源极连接到晶体管M2的漏极。晶体管M1的源极和栅极连接到晶体管110的栅极和晶体管M4的漏极。晶体管M3的漏极连接到晶体管M4的栅极和电阻器R1。晶体管M4的漏极连接到晶体管110的栅极。晶体管M4的源极连接到晶体管110的源极。电阻器R1连接在晶体管M4的栅极与晶体管M4的源极之间。
在一些实施例中，晶体管M1、M2、M3、M4可包含相同阈值电压(Vth)。替代地，取决于不同设计规格，晶体管M1、M2、M3、M4可包含不同阈值电压(例如，Vth1、Vth2、Vth3、Vth4)。在一些实施例中，晶体管M1、M2、M3可包含相同纵横比(例如，宽度与长度的比率)。替代地，取决于不同设计规格，晶体管M1、M2、M3可包含不同纵横比。举例来说，晶体管M1、M2、M3可包含不同宽度。在一些实施例中，晶体管M4的纵横比大于晶体管M1、M2、M3中的每一者的纵横比。举例来说，晶体管M4和晶体管M1、M2、M3可包含相同长度，但晶体管M4具有较大宽度，这使得晶体管M4所承载或放电的电流比晶体管M1、M2、M3中的每一者大。在一些实施例中，尽管图1说明三个串联连接的二极管接法晶体管，但可存在任何数目个串联连接的二极管接法晶体管。举例来说，可存在N个串联连接的二极管接法晶体管，其中N为等于或大于1的整数。
ESD保护电路120可配置成保护晶体管110免受ESD事件的影响。在操作中，在施加到晶体管110的栅极的电压(Vg)小于预定值的情况下，ESD保护电路120将不会被触发(或被停用)。电流被排出或流过晶体管110。在一些实施例中，预定值等于晶体管M1、M2、M3、M4的阈值电压的总和(例如，4Vth或Vth1+Vth2+Vth3+Vth4)。因此，ESD保护电路110将不会影响晶体管110(处于正常工作模式下)的正常工作或性能。在一些实施例中，电阻器R1配置成确保晶体管M4在晶体管110处于正常工作模式时关断。
在施加到晶体管110的栅极的电压(Vg)等于或大于预定值(例如，Vg≥4Vth或Vg≥Vth1+Vth2+Vth3+Vth4)的情况下，ESD保护电路120将被触发(或启用)，以排出晶体管的栅极处的累积电荷或对其放电。举例来说，晶体管M1、M2、M3接通，且接着将电压(例如Vg-3Vth或Vg-Vth1-Vth2-Vth3)施加到晶体管M4的栅极以接通晶体管M4。累积电荷通过晶体管M1、M2、M3和晶体管M4放电或排出，以防止晶体管110被施加到晶体管110的栅极的累积电荷或电压损坏。
根据如图1中所示的实施例，可通过晶体管M1、M2、M3、M4中的每一者的阈值电压来确定施加到晶体管110的栅极的电压是否可触发ESD保护电路120。换句话说，晶体管M1、M2、M3、M4中的每一者的阈值电压是确定用以触发ESD保护电路120的电压的关键参数之一。然而，由于工艺限制(例如，外延操作的非均一性)，在晶片的不同位置处的晶体管的阈值电压可变化。举例来说，单个晶片的晶体管可根据其位置而具有各种阈值电压。在一些实施例中，单个晶片的晶体管的阈值电压可具有在约1V到约1.2V的范围内的变化。举例来说，晶片中的晶体管的最大阈值电压与晶片中的晶体管的最小阈值电压之间的差在约1V到约1.2V的范围内。ESD保护电路120的晶体管M1、M2、M3、M4的非均一阈值电压将不利地影响ESD保护电路120的功能和性能。举例来说，如果晶体管M1、M2、M3、M4的阈值电压的总和大于预定值(例如，触发ESD保护电路120的预定电压)，那么晶体管110的损坏风险增加。如果晶体管M1、M2、M3、M4的阈值电压的总和低于预定值(例如，触发ESD保护电路120的预定电压)，那么ESD保护电路120可在晶体管110在正常工作模式下操作期间接通，这将增加栅漏。
图2说明根据本公开的一些实施例的电子器件200的示意图。电子器件200可包含晶体管110和ESD保护电路220。ESD保护电路220类似于如图1中所示的ESD保护电路120，且下文描述其间的一些差异。
ESD保护电路220连接在晶体管110的栅极(G)与晶体管110的源极(S)之间。在其它实施例中，ESD保护电路220可连接在晶体管110的栅极与晶体管110的漏极(D)之间。在其它实施例中，ESD保护电路220可连接在晶体管110的漏极与晶体管110的源极之间。在一些实施例中，ESD保护电路220和晶体管110集成在IC芯片内。举例来说，ESD保护电路220与基于GaN的晶体管110集成并一起制造，这可减少寄生电感和寄生电容。
ESD保护电路220可包含二极管D1、D2、D3、D4、D5、D6、晶体管M5和电阻器R2。在一些实施例中，晶体管M5为基于GaN的晶体管。在一些实施例中，晶体管M5为HEMT。在一些实施例中，二极管D1、D2、D3、D4、D5、D6可包含肖特基势垒二极管(SBD)。在一些实施例中，D1、D2、D3、D4、D5、D6可包含基于GaN的SBD。在一些实施例中，二极管D1、D2、D3、D4、D5、D6具有相同大小。替代地，取决于不同设计规格，二极管D1、D2、D3、D4、D5、D6可具有不同大小。
如图2中所示，二极管D1、D2、D3、D4、D5、D6串联连接。举例来说，二极管D1的阴极连接到二极管D2的阳极，二极管D2的阴极连接到二极管D3的阳极，二极管D3的阴极连接到二极管D4的阳极，二极管D4的阴极连接到二极管D5的阳极，并且二极管D5的阴极连接到二极管D6的阳极。在一些实施例中，尽管图1说明六个串联连接的二极管，但可存在任何数目个串联连接的二极管。举例来说，可存在N个串联连接的二极管，其中N为等于或大于2的整数。
二极管D1的阳极连接到晶体管M5的漏极和晶体管110的栅极。二极管D6的阴极连接到晶体管M5的栅极和电阻器R2。晶体管M5的漏极连接到晶体管110的栅极。晶体管M5的源极连接到晶体管110的源极。电阻器R2连接在晶体管M5的栅极与晶体管M5的源极之间。
在一些实施例中，二极管D1、D2、D3、D4、D5、D6可包含相同阈值电压(Vdth)。替代地，取决于不同设计规格，二极管D1、D2、D3、D4、D5、D6可包含不同阈值电压(例如，Vdth1、Vdth2、Vdth3、Vdth4、Vdth5、Vdth6)。
ESD保护电路220配置成保护晶体管110免受ESD事件的影响。在操作中，在施加到晶体管110的栅极的电压(Vg)小于预定值的情况下，ESD保护电路220将不会被触发(或被停用)。电流被排出或流过晶体管110。在一些实施例中，预定值等于二极管D1、D2、D3、D4、D5、D6的阈值电压与晶体管M5的阈值电压的总和(例如，6Vdth+Vth5或Vdth1+Vdth2+Vdth3+Vdth4+Vdth5+Vdth6+Vth5)。因此，ESD保护电路220将不会影响晶体管110(处于正常工作模式下)的正常工作或性能。在一些实施例中，电阻器R2配置成确保晶体管M5在晶体管110处于正常工作模式时关断。
在施加到晶体管110的栅极的电压(Vg)等于或大于预定值(例如，Vg≥6Vdth+Vth5或Vg≥Vdth1+Vdth2+Vdth3+Vdth4+Vdth5+Vdth6+Vth5)的情况下，ESD保护电路220将被触发(或启用)，以排出晶体管110的栅极处的累积电荷或对其放电。举例来说，二极管D1、D2、D3、D4、D5、D6接通，且接着将电压(例如Vg-6Vdth或Vg-Vdth1-Vdth2-Vdth3-Vdth4-Vdth5-Vdth6)施加到晶体管M5的栅极以接通晶体管M5。累积电荷通过二极管D1、D2、D3、D4、D5、D6和晶体管M5放电或排出，以防止晶体管110由于施加到晶体管110的栅极的累积电荷或电压而受到损坏。通过使用ESD保护电路220，可在ESD浪涌事件期间箝位晶体管110的栅极处的电压，从而保护晶体管110的栅极免于损坏。在一些实施例中，流过晶体管M5的电流大于流过二极管D1、D2、D3、D4、D5、D6的电流。举例来说，晶体管M5配置成所承载或放电的电流比二极管D1、D2、D3、D4、D5、D6中的每一者大。
在一些实施例中，外延操作中的二极管的均一性比外延操作中的晶体管的均一性更好。因此，与晶体管相比，单个晶片的二极管在阈值电压方面具有更好的均一性。换句话说，单个晶片的二极管的阈值电压的变化小于单个晶片的晶体管的阈值电压的变化。在一些实施例中，单个晶片的二极管的阈值电压可具有小于0.3V的变化。举例来说，单个晶片的二极管的阈值电压可具有在约0.1V至约0.3V的范围内的变化。举例来说，晶片中的二极管的最大阈值电压与晶片中的二极管的最小阈值电压之间的差小于0.3V。因此，ESD保护电路220与ESD保护电路120相比具有更精确的触发电压，这可降低损坏晶体管110和/或晶体管110的栅漏的风险。可改进晶体管110的性能。
图3说明根据本公开的一些实施例的半导体结构300的横截面图。在一些实施例中，如参考图2描述及说明的电子器件200可具有如图3中所示的半导体结构300的类似或相同横截面图。举例来说，如图3中所示的半导体结构300包含如图2中所示的晶体管110、M5和二极管D1、D2、D3、D4、D5、D6，且晶体管110、M5和二极管D1、D2、D3、D4、D5、D6是单片集成的。半导体结构300包含衬底30、半导体层31和32、晶体管110、M5、二极管D1、D2、D3、D4、D5、D6以及钝化层33。
衬底30可包含例如但不限于硅(Si)、掺杂Si、碳化硅(SiC)或其它合适的材料。在一些实施例中，衬底30可包含p型半导体材料。衬底30可包含具有约1017个原子/cm3到约1021个原子/cm3的掺杂浓度的p型半导体材料。衬底30可包含具有约1019个原子/cm3到约1021个原子/cm3的掺杂浓度的p型半导体材料。衬底30可包含具有约1020个原子/cm3到约1021个原子/cm3的掺杂浓度的p型半导体材料。在一些实施例中，衬底30可包含p型掺杂硅层。在一些实施例中，衬底30可包含掺杂有砷(As)的硅层。在一些实施例中，衬底30可包含掺杂有磷(P)的硅层。在一些实施例中，衬底30可包含n型半导体材料。衬底30可包含具有约1017个原子/cm3到约1021个原子/cm3的掺杂浓度的n型半导体材料。衬底30可包含具有约1019个原子/cm3到约1021个原子/cm3的掺杂浓度的n型半导体材料。衬底30可包含具有约1020个原子/cm3到约1021个原子/cm3的掺杂浓度的n型半导体材料。在一些实施例中，衬底30可包含n型掺杂硅层。在一些实施例中，衬底30可包含掺杂有硼(B)的硅层。在一些实施例中，衬底30可包含掺杂有镓(Ga)的硅层。
在一些实施例中，半导体结构300可进一步包含缓冲层(图中未展示)。缓冲层可安置于衬底30与半导体层12之间。在一些实施例中，缓冲层可包含氮化物。在一些实施例中，缓冲层可包含例如但不限于氮化铝(AlN)。在一些实施例中，缓冲层可包含例如但不限于氮化铝镓(AlGaN)。在一些实施例中，缓冲层可包含多层结构。在一些其它实施例中，缓冲层可包含单层结构。
半导体层31可安置于衬底30上。半导体层31可包含III-V材料或化合物。半导体层31可包含例如但不限于III族氮化物。半导体层31可包含例如但不限于氮化镓(GaN)。半导体层31可包含例如但不限于氮化铝(AlN)。半导体层31可包含例如但不限于氮化铟(InN)。半导体层31可包含例如但不限于InxAlyGa(1-x-y)N之化合物，其中x+y≦1。半导体层31可包含例如但不限于AlyGa(1-y)N之化合物，其中y≦1。
半导体层32可安置于半导体层31上。半导体层32可包含例如但不限于III族氮化物。半导体层32可包含例如但不限于AlyGa(1-y)N之化合物，其中y≦1。半导体层32可包含例如但不限于GaN。半导体层32可包含例如但不限于AlN。半导体层32可包含例如但不限于InN。半导体层32可包含例如但不限于InxAlyGa(1-x-y)N之化合物，其中x+y≦1。
可在半导体层31与半导体层32之间形成异质界面。与半导体层31相比，半导体层32可具有相对较大的带隙。举例来说，半导体层32可包含AlGaN，AlGaN可具有约4eV的带隙，半导体层31可包含GaN，且GaN可具有约3.4eV的带隙。
在一些实施例中，半导体层31可充当或包含电子沟道区或沟道层。沟道层可包含二维电子气体(2DEG)区，其通常可用于异质结构中。在2DEG区中，电子气体可在二维方向(或横向方向)上自由地移动，但在另一维度(例如，垂直方向)上移动受到限制。在一些实施例中，沟道区可形成于半导体层31内。在一些实施例中，沟道区可邻近于半导体层31与半导体层32之间的界面形成。
在一些实施例中，半导体层32可充当势垒层。举例来说，半导体层32可充当提供于半导体层31上的势垒层。
晶体管110安置于半导体层32上。在一些实施例中，晶体管110包含掺杂半导体层111和导电结构112、113、114、115、116、117。
掺杂半导体层111可安置于半导体层32上。掺杂半导体层111可包含掺杂III-V材料。在一些实施例中，掺杂半导体层111可包含p型III-V族材料。掺杂半导体层111可包含例如但不限于p型III族氮化物。掺杂半导体层111可包含例如但不限于p型GaN。掺杂半导体层111可包含例如但不限于p型AlN。掺杂半导体层111可包含例如但不限于p型InN。掺杂半导体层111可包含例如但不限于p型AlGaN。掺杂半导体层111可包含例如但不限于p型InGaN。掺杂半导体层111可包含例如但不限于p型InAlN。当掺杂半导体层111包含p型III-V族材料时，掺杂半导体层111的掺杂材料可包含例如但不限于Mg、Zn和Ca中的至少一者。
掺杂半导体层111还可包含其它p型半导体材料。掺杂半导体层111可包含例如但不限于p型CuO。掺杂半导体层111可包含例如但不限于p型NiOx。当掺杂半导体层111包含p型CuO时，掺杂半导体层111的掺杂材料可包含例如但不限于Mg、Zn和Ca中的至少一者。当掺杂半导体层111包含p型NiOx时，掺杂半导体层111的掺杂材料可包含例如但不限于Mg、Zn和Ca中的至少一者。
掺杂半导体层111可包含具有约1017个原子/cm3到约1021个原子/cm3的掺杂浓度的p型半导体材料。掺杂半导体层111可包含具有约1019个原子/cm3到约1021个原子/cm3的掺杂浓度的p型半导体材料。掺杂半导体层111可包含具有约1020个原子/cm3到约1021个原子/cm3的掺杂浓度的p型半导体材料。
导电结构112可安置于掺杂半导体层111上。掺杂半导体层111安置于导电结构112与半导体层32之间。在一些实施例中，导电结构112可包含金属。导电结构112可包含例如但不限于金(Au)、铂(Pt)、钛(Ti)、钯(Pd)、镍(Ni)和钨(W)。在一些实施例中，导电结构112可包含合金。导电结构112可包含例如但不限于氮化钛(TiN)。
导电结构113可安置于导电结构112上。导电结构113可充当穿孔。导电结构113可充当将导电结构112电连接到外部的穿孔。导电结构113可包含金属。导电结构113可包含金属化合物。导电结构113可包含例如但不限于铜(Cu)、碳化钨(WC)、钛(Ti)、氮化钛(TiN)或铝铜(Al-Cu)。
在一些实施例中，导电结构113(或导电结构112)可充当晶体管110的栅极(或栅极端子)。举例来说，导电结构113可配置成控制半导体层31中的沟道区(或2DEG)。举例来说，可向导电结构113施加电压以控制半导体层31中的沟道区。举例来说，可向导电结构113施加电压以控制半导体层31中和导电结构113下方的沟道区。举例来说，可向导电结构113施加电压以控制导电结构114与导电结构116之间的传导或控制导电结构114与导电结构116之间的传导。
导电结构114安置于半导体层32上。导电结构114可包含金属。在一些实施例中，导电结构114可包含例如但不限于铝(Al)、钛(Ti)、钯(Pd)、镍(Ni)和钨(W)。在一些实施例中，导电结构114可包含金属合金。导电结构114可包含例如但不限于氮化钛(TiN)。在一些实施例中，如图3中所示，导电结构114可在半导体层32的一部分内延伸。举例来说，半导体层32可覆盖导电结构114的横向表面(或侧壁)的至少一部分。在其它实施例中，导电结构114可不在半导体层32内延伸。举例来说，导电结构114的底表面与半导体层32的顶表面接触。
导电结构115安置于导电结构114上。导电结构115可充当穿孔。导电结构115可充当将导电结构114电连接到外部的穿孔。导电结构115可包含金属。导电结构115可包含金属化合物。导电结构115可包含例如但不限于铜(Cu)、碳化钨(WC)、钛(Ti)、氮化钛(TiN)或铝铜(Al-Cu)。
导电结构116安置于半导体层32上。导电结构116可包含金属。在一些实施例中，导电结构116可包含(例如但不限于)铝(Al)、钛(Ti)、钯(Pd)、镍(Ni)和钨(W)。在一些实施例中，导电结构116可包含金属合金。导电结构116可包含(例如但不限于)氮化钛(TiN)。在一些实施例中，如图3中所示，导电结构116可在半导体层32的一部分内延伸。举例来说，半导体层32可覆盖导电结构116的横向表面(或侧壁)的至少一部分。在其它实施例中，导电结构116可不在半导体层32内延伸。举例来说，导电结构116的底表面与半导体层32的顶表面接触。
导电结构117安置于导电结构116上。导电结构117可充当穿孔。导电结构117可充当将导电结构116电连接到外部的穿孔。导电结构117可包含金属。导电结构117可包含金属化合物。导电结构117可包含(例如但不限于)铜(Cu)、碳化钨(WC)、钛(Ti)、氮化钛(TiN)或铝铜(Al-Cu)。
在一些实施例中，导电结构114和导电结构116安置于导电结构112的两个相对侧上。导电结构114与导电结构112间隔开。导电结构116与导电结构112间隔开。导电结构112安置于导电结构114与导电结构116之间。导电结构112、114和116并排安置在半导体层32上。举例来说，导电结构112、114和116布置在基本上平行于半导体层32的顶表面的方向上。
在一些实施例中，导电结构115(或导电结构114)可充当晶体管110的源极(或源极端子)。在一些实施例中，导电结构117(或导电结构116)可充当晶体管110的漏极(或漏极端子)。举例来说，导电结构113、115和117分别充当晶体管110的栅极、源极和漏极。替代地，取决于不同设计规格，导电结构115可充当晶体管110的漏极，且导电结构117可充当晶体管110的源极。
晶体管M5安置于半导体层32上。在一些实施例中，晶体管M5包含与晶体管110的结构类似或相同的结构。举例来说，晶体管M5包含导电结构M51，其可充当晶体管M5的栅极。晶体管M5包含导电结构M52，其可充当晶体管M5的源极。晶体管M5包含导电结构M53，其可充当晶体管M5的漏极。
二极管D1安置于半导体层32上。在一些实施例中，二极管D1可包含导电结构D11、D13、D14、D15和绝缘层D12。
绝缘层D12安置于半导体层32上。绝缘层D12可包含电介质材料。绝缘层D12可包含氮化物。绝缘层D12可包含(例如但不限于)氮化硅(Si3N4)。绝缘层D12可包含氧化物。绝缘层D12可包含(例如但不限于)氧化硅(SiO2)。在一些实施例中，绝缘层D12可增加二极管D1的电阻，这可减少二极管D1的泄漏电流。在一些实施例中，如图3中所示，绝缘层D12可在半导体层32的一部分内延伸。举例来说，半导体层32可覆盖绝缘层D12的横向表面(或侧壁)的至少一部分。在其它实施例中，绝缘层D12可不在半导体层32内延伸。举例来说，绝缘层D12的底表面与半导体层32的顶表面接触。
导电结构D11安置于半导体层32上。导电结构D11安置于绝缘层D12上。举例来说，导电结构D11的一部分与半导体层32接触，并且导电结构D11的另一部分与绝缘层D12接触。导电结构D11可包含金属。在一些实施例中，导电结构D11可包含(例如但不限于)钛(Ti)和镍(Ni)。在一些实施例中，导电结构D11可包含金属合金。导电结构D11可包含(例如但不限于)氮化钛(TiN)。
导电结构D13安置于导电结构D11上。导电结构D13可充当穿孔。导电结构D13可充当将导电结构D11电连接到外部的穿孔。导电结构D13可包含金属。导电结构D13可包含金属化合物。导电结构D13可包含(例如但不限于)铜(Cu)、碳化钨(WC)、钛(Ti)、氮化钛(TiN)或铝铜(Al-Cu)。
导电结构D14安置于半导体层32上。导电结构D14可包含金属。在一些实施例中，导电结构D14可包含(例如但不限于)铝(Al)、钛(Ti)、钯(Pd)、镍(Ni)和钨(W)。在一些实施例中，导电结构D14可包含金属合金。导电结构D14可包含(例如但不限于)氮化钛(TiN)。在一些实施例中，导电结构D14可为或包含多层结构。举例来说，导电结构D14可包含Ti、AlSi、Ti和TiN。在一些实施例中，如图3中所示，导电结构D14可在半导体层32的一部分内延伸。举例来说，半导体层32可覆盖导电结构D14的横向表面(或侧壁)的至少一部分。在其它实施例中，导电结构D14可不在半导体层32内延伸。举例来说，导电结构D14的底表面与半导体层32的顶表面接触。
导电结构D15安置于导电结构D14上。导电结构D15可充当穿孔。导电结构D15可充当将导电结构D14电连接到外部的穿孔。导电结构D15可包含金属。导电结构D15可包含金属化合物。导电结构D15可包含(例如但不限于)铜(Cu)、碳化钨(WC)、钛(Ti)、氮化钛(TiN)或铝铜(Al-Cu)。
在一些实施例中，导电结构D13(或导电结构D11)可充当二极管D1的阳极。在一些实施例中，导电结构D15(或导电结构D14)可充当二极管D1的阴极。替代地，取决于不同设计规格，导电结构D13可充当二极管D1的阴极，并且导电结构D15可充当二极管D1的阳极。
二极管D1、D2、D3、D4、D5和D6安置于半导体层32上。二极管D1、D2、D3、D4、D5和D6彼此物理间隔开。二极管D1、D2、D3、D4、D5和D6并排安置在半导体层32上。举例来说，二极管D1、D2、D3、D4、D5和D6布置在基本上平行于半导体层32的顶表面的方向上。
在一些实施例中，二极管D2、D3、D4、D5和D6中的每一者包含与二极管D1的结构类似或相同的结构。举例来说，二极管D2包含导电结构D21，其可充当二极管D2的阳极。二极管D2包含导电结构D22，其可充当二极管D2的阴极。举例来说，二极管D3包含导电结构D31，其可充当二极管D3的阳极。二极管D3包含导电结构D32，其可充当二极管D3的阴极。举例来说，二极管D4包含导电结构D41，其可充当二极管D4的阳极。二极管D4包含导电结构D42，其可充当二极管D4的阴极。举例来说，二极管D5包含导电结构D51，其可充当二极管D5的阳极。二极管D5包含导电结构D52，其可充当二极管D5的阴极。举例来说，二极管D6包含导电结构D61，其可充当二极管D6的阳极。二极管D6包含导电结构D62，其可充当二极管D6的阴极。
如图3中所示，二极管D6的导电结构D61连接到二极管D5的导电结构D52。二极管D5的导电结构D51连接到二极管D4的导电结构D42。二极管D4的导电结构D41连接到二极管D3的导电结构D32。二极管D3的导电结构D31连接到二极管D2的导电结构D22。二极管D2的导电结构D21连接到二极管D1的导电结构D15。二极管D1的导电结构D13连接到晶体管M5的导电结构M53和晶体管110的导电结构113。导电结构D62连接到电阻器R2和晶体管M5的导电结构M51。晶体管M5的导电结构M52和晶体管110的导电结构115接地。
钝化层33安置于半导体层32上。钝化层33覆盖晶体管110、M5和二极管D1、D2、D3、D4、D5、D6。钝化层33暴露导电结构113、115、117、M51、M52、M53、D13、D15、D21、D22、D31、D32、D41、D42、D51、D52、D61、D62中的每一者的一部分(例如，顶部部分)以用于电连接。钝化层33可充当层间电介质层。钝化层33可包含电介质材料。钝化层33可包含氮化物。钝化层33可包含(例如但不限于)氮化硅(Si3N4)。钝化层33可包含氧化物。钝化层33可包含(例如但不限于)氧化硅(SiO2)。钝化层33可将导电结构113、115、117、M51、M52、M53、D13、D15、D21、D22、D31、D32、D41、D42、D51、D52、D61、D62彼此电隔离。
除非另外规定，否则例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“竖直”、“水平”、“侧面”、“较高”、“较低”、“上部”、“在…之上”、“在…之下”等等的空间描述是相对于图中所示的取向来指示的。应理解，本文中所使用的空间描述仅出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件为本公开的实施例的优点是不会因此类布置而有偏差。
如本文中所使用，术语“大致”、“基本上”、“实质”和“约”用于描述和解释小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。举例来说，当与数值结合使用时，术语可指小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)，那么可认为所述两个数值“基本上”相同或相等。
如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，那么可认为所述两个表面是共面的或基本上共面的。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个指示物。
如本文中所使用，术语“导电(conductive/electrically conductive)”和“导电率(electrical conductivity)”是指输送电流的能力。导电材料通常指示展示对于电流流动的极少或零对抗的那些材料。导电率的一个量度是西门子/米(S/m)。通常，导电材料是导电率大于约104S/m(例如至少105S/m或至少106S/m)的一种材料。材料的导电率有时可随温度而改变。除非另外规定，否则在室温下测量材料的导电率。
另外，有时在本文中按范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
虽然已参考本公开的具体实施例描述并说明本公开，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由随附权利要求书定义的本公开的真实精神和范围的情况下，作出各种改变且取代等效物。所述图解可能未必按比例绘制。由于制造工艺和公差，本公开中的工艺再现与实际装置之间可存在区别。可存在未特定说明的本公开的其它实施例。应将所述说明书和图式视为说明性的，而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或过程适应于本公开的目标、精神以及范围。所有此类修改都既定在此所附权利要求书的范围内。虽然本文中揭示的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本揭示的教示的情况下组合、细分或重新排序这些操作以形成等效方法。相应地，除非本文中特别指示，否则操作的次序和分组并非本公开的限制。

Claims (16)

1.一种电子器件，其包括：
第一III族氮化物晶体管；及
静电放电ESD保护电路，其包括：
二极管，其具有电连接到所述第一III族氮化物晶体管的栅极的阳极；以及
第二晶体管，其具有电连接到所述第一III族氮化物晶体管的所述栅极的漏极、电连接到所述二极管的阴极的栅极以及电连接到所述第一III族氮化物晶体管的源极的源极。
2.根据权利要求1所述的电子器件，其中所述ESD保护电路进一步包括N个串联电连接在所述第二晶体管的所述漏极与所述第二晶体管的所述栅极之间的二极管，其中N是等于或大于2的整数。
3.根据权利要求2所述的电子器件，其中所述ESD保护电路的所述二极管的阈值电压具有小于0.3V的变化。
4.根据权利要求2所述的电子器件，其中所述ESD保护电路配置成在施加到所述第一III族氮化物晶体管的所述栅极的电压等于或大于所述二极管的阈值电压与所述第二晶体管的阈值电压的总和的情况下，从所述第一III族氮化物晶体管的所述栅极排出电流。
5.根据权利要求4所述的电子器件，其中通过所述ESD保护电路排出的所述电流具有流过所述二极管的第一部分和流过所述第二晶体管的第二部分，并且所述电流的所述第一部分小于所述电流的所述第二部分。
6.根据权利要求1所述的电子器件，其中
所述二极管为III族氮化物肖特基势垒二极管，
所述第二晶体管为III族氮化物晶体管，且
所述二极管和所述第二晶体管与所述第一III族氮化物晶体管集成。
7.根据权利要求1所述的电子器件，其进一步包括连接在所述第二晶体管的所述栅极与所述第二晶体管的所述源极之间的电阻器。
8.根据权利要求1所述的电子器件，其中所述第一III族氮化物晶体管为功率器件。
9.一种电子器件，其包括：
第一III族氮化物晶体管；及
静电放电ESD保护电路，其电连接在所述第一III族氮化物晶体管的栅极与所述第一III族氮化物晶体管的源极之间，所述ESD保护电路包括N个串联电连接的二极管，
其中N为等于或大于2的整数，且
其中所述二极管的阈值电压具有小于0.3V的变化。
10.根据权利要求9所述的电子器件，其进一步包括第二III族氮化物晶体管，所述第二III族氮化物晶体管具有电连接到所述第一III族氮化物晶体管的所述栅极的漏极和电连接到所述第一III族氮化物晶体管的所述源极的源极。
11.根据权利要求10所述的电子器件，其中所述二极管包括
第一二极管，其具有电连接到所述第二III族氮化物晶体管的所述漏极的阳极；及
第二二极管，其具有电连接到所述第一二极管的阴极的阳极和电连接到所述第二III族氮化物晶体管的所述栅极的阴极。
12.根据权利要求10所述的电子器件，其进一步包括连接在所述第二III族氮化物晶体管的栅极与所述第二III族氮化物晶体管的所述源极之间的电阻器。
13.根据权利要求10所述的电子器件，其中所述ESD保护电路配置成在施加到所述第一III族氮化物晶体管的所述栅极的电压等于或大于所述二极管的阈值电压与所述第二III族氮化物晶体管的阈值电压的总和的情况下，从所述第一III族氮化物晶体管的所述栅极排出电流。
14.根据权利要求13所述的电子器件，其中通过所述ESD保护电路排出的所述电流具有流过所述二极管的第一部分和流过所述第二III族氮化物晶体管的第二部分，并且所述电流的所述第一部分小于所述电流的所述第二部分。
15.根据权利要求9所述的电子器件，其中
所述二极管为III族氮化物肖特基势垒二极管，且
所述二极管与所述第一III族氮化物晶体管集成。
16.根据权利要求9所述的电子器件，其中所述第一III族氮化物晶体管为功率器件。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113809067A (zh) * 2021-11-16 2021-12-17 芯众享(成都)微电子有限公司 一种带有片内栅极回跳保护的常关型hmet器件
CN115605996A (zh) * 2022-06-28 2023-01-13 英诺赛科（苏州）半导体有限公司（Cn） 用于优化晶片中的电子装置芯片的保护电路的方法
CN116073768A (zh) * 2023-03-20 2023-05-05 成都明夷电子科技有限公司 射频低噪声放大器芯片的静电保护电路及射频放大电路
US20240170957A1 (en) * 2022-04-20 2024-05-23 Innoscience (suzhou) Semiconductor Co., Ltd. Method for wafer-level adjustment of protection circuits of electronic devices and a wafer for facilitating the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114301044B (zh) * 2021-12-21 2022-10-04 电子科技大学 一种基于ⅲ族氮化物的esd保护电路

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050161743A1 (en) * 2004-01-28 2005-07-28 International Business Machines Corporation Electrostatic discharge input and power clamp circuit for high cutoff frequency technology radio frequency (rf) applications
US20070159754A1 (en) * 2006-01-12 2007-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Circuit system for protecting thin dielectric devices from ESD induced damages
US20080198517A1 (en) * 2007-02-15 2008-08-21 Son Hee Jeong Electrostatic discharge protection circuit having a reduced size and enhanced discharge
CN206250192U (zh) * 2013-02-28 2017-06-13 株式会社村田制作所 Esd 保护电路用半导体装置
CN110098184A (zh) * 2018-01-29 2019-08-06 Dialog半导体（英国）有限公司 晶体管器件的静电放电保护
CN110137172A (zh) * 2019-05-15 2019-08-16 英诺赛科（珠海）科技有限公司 静电防护电路及电子装置
CN110875377A (zh) * 2018-08-29 2020-03-10 意法半导体国际有限公司 具有减小的电容的多指二极管及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8144441B2 (en) * 2006-08-30 2012-03-27 Triquint Semiconductor, Inc. Electrostatic discharge protection circuit for compound semiconductor devices and circuits
CN101039027B (zh) 2007-05-10 2010-05-26 北京中星微电子有限公司 改进的静电放电保护电路
CN104392989B (zh) 2014-11-06 2017-06-09 北京大学 一种基于可控硅的静电放电保护电路
US20180026029A1 (en) * 2016-07-21 2018-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated ESD Protection Circuit for GaN Based Device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050161743A1 (en) * 2004-01-28 2005-07-28 International Business Machines Corporation Electrostatic discharge input and power clamp circuit for high cutoff frequency technology radio frequency (rf) applications
US20070159754A1 (en) * 2006-01-12 2007-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Circuit system for protecting thin dielectric devices from ESD induced damages
US20080198517A1 (en) * 2007-02-15 2008-08-21 Son Hee Jeong Electrostatic discharge protection circuit having a reduced size and enhanced discharge
CN206250192U (zh) * 2013-02-28 2017-06-13 株式会社村田制作所 Esd 保护电路用半导体装置
CN110098184A (zh) * 2018-01-29 2019-08-06 Dialog半导体（英国）有限公司 晶体管器件的静电放电保护
CN110875377A (zh) * 2018-08-29 2020-03-10 意法半导体国际有限公司 具有减小的电容的多指二极管及其制造方法
CN110137172A (zh) * 2019-05-15 2019-08-16 英诺赛科（珠海）科技有限公司 静电防护电路及电子装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113809067A (zh) * 2021-11-16 2021-12-17 芯众享(成都)微电子有限公司 一种带有片内栅极回跳保护的常关型hmet器件
US20240170957A1 (en) * 2022-04-20 2024-05-23 Innoscience (suzhou) Semiconductor Co., Ltd. Method for wafer-level adjustment of protection circuits of electronic devices and a wafer for facilitating the same
CN115605996A (zh) * 2022-06-28 2023-01-13 英诺赛科（苏州）半导体有限公司（Cn） 用于优化晶片中的电子装置芯片的保护电路的方法
CN116073768A (zh) * 2023-03-20 2023-05-05 成都明夷电子科技有限公司 射频低噪声放大器芯片的静电保护电路及射频放大电路

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