CN117594589A - 具有耗尽模式晶体管和增强模式晶体管的保护结构 - Google Patents

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Abstract

本公开涉及具有耗尽模式晶体管和增强模式晶体管的保护结构。公开了使用耗尽模式晶体管和增强模式晶体管的保护结构。根据本公开的结构可以包括具有耦合到接地的栅极和第一源极/漏极端子的耗尽模式晶体管。增强模式晶体管包括耦合到耗尽模式晶体管的第二源极/漏极端子的栅极和耦合到耗尽模式晶体管的栅极的第一源极/漏极端子。耗尽模式晶体管限制从第一源极/漏极端子到增强模式晶体管的栅极的电流流动。

Description

具有耗尽模式晶体管和增强模式晶体管的保护结构
技术领域
本公开涉及晶体管，例如III-V族高电子迁移率晶体管(HEMT)和其他类型的晶体管。更具体地，本公开涉及实现耗尽模式晶体管和增强模式晶体管的保护结构的实施例。
背景技术
诸如高电子迁移率晶体管(HEMT)的III-V族半导体器件已成为功率切换、射频(RF)和毫米波(mmWave)(例如，3-300GHz)无线应用的领先技术。与传统的硅基器件相比，HEMT提供高导通和低电阻损耗。与其他电路结构类似，HEMT在操作期间可能容易受到静电放电(ESD)冲击。由于HEMT栅极和它们所形成于其上的材料所固有的较低阈值和击穿电压，HEMT栅极可能对ESD冲击特别敏感。用于HEMT中ESD保护的常规方法或类似规程包括例如添加与其他ESD保护元件串联的电阻器。然而，当ESD事件没有发生时，这种方法导致器件的栅极转变速度较慢。
发明内容
本文提到的所有方面、示例和特征可以以任何技术上可能的方式进行组合。
本文公开的实施例提供一种结构，包括：耗尽模式晶体管，其具有耦合到接地的栅极和第一源极/漏极端子；以及增强模式晶体管，其具有耦合到所述耗尽模式晶体管的第二源极/漏极端子的栅极和耦合到所述耗尽模式晶体管的所述栅极的第一源极/漏极端子。
本公开的另一方面包括任一前述方面，并且其中，所述耗尽模式晶体管的所述第一源极/漏极端子耦合到集成电路IC部件。
本公开的另一方面包括任一前述方面，并且其中，所述耗尽模式晶体管和所述增强模式晶体管均包括位于III-V族半导体衬底之上的高电子迁移率晶体管HEMT。
本公开的另一方面包括任一前述方面，并且其中，所述耗尽模式晶体管和所述增强模式晶体管均包括位于氮化镓GaN层之上的氮化铝镓AlGaN层，使得AlGaN/GaN界面位于所述AlGaN层与所述GaN层之间。
本公开的另一方面包括任一前述方面，并且其中，所述增强模式晶体管还包括从所述耗尽模式晶体管的所述第一源极/漏极端子解耦合的第二源极/漏极端子。
本公开的另一方面包括任一前述方面，并且其中，所述耗尽模式晶体管包括静电放电ESD保护电路的一部分。
本公开的另一方面包括任一前述方面，并且其中，所述耗尽模式晶体管的夹断电压为至多约8伏特(V)。
本文公开的另外的实施例提供一种结构，包括：耗尽模式晶体管，其包括耦合到集成电路IC部件的第一栅极、第一源极和第一漏极；以及增强模式晶体管，其包括耦合到所述第一源极的第二栅极、通过所述IC部件耦合到所述第一栅极的第二源极、以及第二漏极，其中，所述第一栅极的组成不同于所述第二栅极的组成。
本公开的另一方面包括任一前述方面，并且其中，所述耗尽模式晶体管和所述增强模式晶体管均位于III-V族半导体衬底之上。
本公开的另一方面包括任一前述方面，并且其中，所述耗尽模式晶体管和所述增强模式晶体管均包括位于氮化镓GaN层之上的氮化铝镓AlGaN层，使得AlGaN/GaN界面位于所述AlGaN层与所述GaN层之间。
本公开的另一方面包括任一前述方面，并且其中，所述第二漏极从所述IC部件解耦合。
本公开的另一方面包括任一前述方面，并且其中，所述耗尽模式晶体管包括静电放电ESD保护电路的一部分。
本公开的另一方面包括任一前述方面，并且其中，所述耗尽模式晶体管的夹断电压为至多约8伏特(V)。
本文公开的附加实施例提供一种结构，包括：第一增强模式晶体管，其具有耦合到集成电路IC部件的栅极以及耦合到接地的第一源极/漏极端子；第二增强模式晶体管，其具有耦合到所述IC部件的第一源极/漏极端子、耦合到接地的第二源极/漏极端子、以及栅极端子；以及耗尽模式晶体管，其具有耦合到电容器的第一源极/漏极端子、耦合到电阻器和所述第二增强模式晶体管的所述栅极端子的第二源极/漏极端子、以及耦合到接地的栅极端子，其中，所述电阻器将所述第二增强模式晶体管的所述栅极端子和所述耗尽模式晶体管的所述第二源极/漏极端子耦合到所述耗尽模式晶体管的栅极。
本公开的另一方面包括任一前述方面，并且其中，所述耗尽模式晶体管的所述栅极端子包括与所述第一增强模式晶体管和所述第二增强模式晶体管的所述栅极端子不同的材料组成。
本公开的另一方面包括任一前述方面，并且其中，所述第一增强模式晶体管、所述第二增强模式晶体管、以及所述耗尽模式晶体管均包括位于III-V族半导体衬底之上的高电子迁移率晶体管HEMT。
本公开的另一方面包括任一前述方面，并且其中，所述第一增强模式晶体管、所述第二增强模式晶体管、以及所述耗尽模式晶体管均包括位于氮化镓GaN层之上的氮化铝镓AlGaN层，使得AlGaN/GaN界面位于所述AlGaN层与所述GaN层之间。
本公开的另一方面包括任一前述方面，并且其中，所述第一增强模式晶体管还包括从所述IC部件解耦合的第二源极/漏极端子。
本公开的另一方面包括任一前述方面，并且其中，所述耗尽模式晶体管包括静电放电ESD保护电路的一部分。
本公开的另一方面包括任一前述方面，并且其中，所述耗尽模式晶体管的夹断电压为至多约8伏特(V)。
附图说明
通过参考附图进行的以下详细描述，本发明将被更好地理解，附图不一定按比例绘制，并且其中：
图1提供了根据本公开实施例的结构的示意图。
图2提供了根据本公开实施例且包括电容结和泄漏路径的结构的示意图。
图3提供了根据本公开的其他实施例的结构的示意图。
图4提供了根据本公开的另一实施例的结构的示意图。
具体实施方式
在下面的描述中，参考了形成其一部分的附图，并且其中以说明的方式示出了可以实践本教导的特定示例性实施例。这些实施例被足够详细地描述以使本领域技术人员能够实践本教导，应当理解，在不脱离本教导的范围的情况下，可以使用其他实施例并且可以进行更改。因此，以下描述仅是说明性的。
将理解，当诸如层、区域或衬底的元素被称为位于另一元素“上”或“之上”时，它可以直接地位于另一元素上、或者也可以存在中间元素。与此形成对比，当元素被称为“直接位于另一元素上”或“直接位于另一元素之上”时，不存在任何中间元素。还应当理解，当一个元素被称为“被连接”或“被耦合”到另一元素时，它可以被直接地连接或耦合到另一元素、或者可以存在中间元素。与此形成对比，当一个元素被称为“被直接连接”或“被直接耦合”到另一元素时，不存在任何中间元素。
说明书中对本公开的“一个实施例”或“一实施例”及其的其他变型的提及意味着结合该实施例描述的特定特征、结构、特性等被包括在本公开的至少一个实施例中。因此，短语“在一个实施例中”或“在一实施例中”以及出现在说明书各处的任何其他变型不一定都指同一实施例。应当理解，例如在“A/B”、“A和/或B”以及“A和B中的至少一者”的情况下使用“/”、“和/或”和“至少一者”中的任一者旨在包含仅选择第一个列出的选项(a)、或仅选择第二个列出的选项(B)、或同时选择这两个选项(A和B)。作为其他示例，在“A、B和/或C”和“A、B和C中的至少一者”的情况下，这些短语旨在包含仅选择第一个列出的选项(A)、或仅选择第二个列出的选项(B)、或仅选择第三个列出的选项(C)、或仅选择第一个和第二个列出的选项(A和B)、或仅选择第一个和第三个列出的选项(A和C)、或仅选择第二个和第三个列出的选项(B和C)、或选择所有这三个选项(A和B和C)。如本领域普通技术人员显而易见的，该情况可扩展用于所列出的许多项。
诸如高电子迁移率晶体管(HEMT)的III-V族半导体器件已成为功率切换、射频(RF)和毫米波(mmWave)(例如，3-300GHz)无线应用的领先技术。与传统的硅基器件相比，HEMT提供高导通和低电阻损耗。与其他电路结构类似，HEMT在操作期间可能容易受到静电放电(ESD)冲击。由于HEMT栅极和它们所形成于其上的材料所固有的较低阈值和击穿电压，HEMT栅极可能对ESD冲击特别敏感。用于HEMT中ESD保护的常规方法或类似规程包括例如添加与其他ESD保护元件串联的电阻器。然而，当ESD事件没有发生时，这种方法导致器件的栅极转变速度较慢。
鉴于上述情况，本文公开了包括耗尽模式晶体管的结构的实施例，该耗尽模式晶体管具有耦合到接地的栅极和第一源极/漏极端子。第一源极/漏极端子可以耦合到对ESD事件敏感的电路的部件和/或部分。耗尽模式晶体管可以是构建在III-V族半导体衬底上的HEMT或类似器件。增强模式晶体管可以具有耦合到耗尽模式晶体管的第二源极/漏极端子的栅极和耦合到耗尽模式晶体管的栅极的第一源极/漏极端子。耗尽模式晶体管由此例如通过同时使得电流能够流过耗尽模式晶体管并进而允许耗尽模式晶体管栅极的电压偏置，来限制从耗尽模式晶体管的第一源极/漏极端子到栅极的电流流动。耗尽模式晶体管栅极的电压偏置例如可以通过来自对增强模式晶体管进行电偏置的耗尽模式晶体管的电流流动而发生，从而允许电流从输入节点流到耗尽模式晶体管栅极。在其他实施例中，本公开的结构可以包括用于放大器和/或其他部件的ESD保护的多个耗尽模式晶体管。
耗尽模式晶体管是指在栅极电压小于其夹断电压时允许电流从源极传递到漏极但在栅极电压达到或超过夹断电压时防止电流从源极传递到漏极的器件。相比而言，增强模式晶体管是指在栅极电压小于其阈值电压(即，区别于在耗尽模式晶体管情况下的“夹断电压”)时防止电流从源极传递到漏极但在栅极电压达到或超过晶体管的阈值电压时允许电流从源极流到漏极的器件。本公开的实施例将耗尽模式晶体管和增强模式晶体管集成到单个结构中以在器件工作时免受ESD。
一般而言，诸如HEMT的耗尽模式晶体管和增强模式晶体管可以通过形成晶体管形成所需的(例如，高电子迁移率晶体管(HEMT)形成所需的、金属-绝缘体-半导体HEMT(MISHEMT)形成所需的、或者某种其他类似类型的晶体管的形成所需的)层堆叠来提供。该堆叠然后可以用于形成或以其他方式限定具有多层级自对准栅极和源极/漏极端子的晶体管(例如，HEMT、MISHEMT等)，以避免与端子未对准相关的故障(例如随着器件尺寸的减小)。本文描述的耗尽模式和增强模式晶体管被构造为包括具有不同带隙的两种材料之间的结(即，异质结)，从而限定源极和漏极端子之间的沟道，而不是掺杂半导体层(即，场效应晶体管(“FET”)中的情况)。因此，本文讨论的耗尽模式和增强模式晶体管可以形成在III-V族半导体衬底上，并且还可以包括氮化镓(GaN)作为用于形成晶体管沟道的阻挡层的材料之一。
参考图1，本公开实施例提供了一种结构100，其被配置用于耦合在集成电路(IC)部件102或输入/输出(I/O)衬垫(pad)103与零电压节点(即，接地“GND”)之间，以在ESD事件发生时提供用于旁路(bypass)器件的各个部分的备用电流路径。IC部件102例如可以包括形成在衬底上且否则对在ESD事件的持续时间内的过电压造成的损伤敏感的逻辑电路、功率生成部件和/或其他元件。I/O衬垫103可以是用于将结构100电连接到其他器件或电路(例如，可能在结构100外部的其他器件或电路)的导电结构和/或材料。结构100可以包括具有耦合到接地GND的栅极端子和耦合到输入节点108的第一源极/漏极端子的耗尽模式晶体管106。输入节点108可以耦合到IC部件102和/或I/O衬垫103，从而限定在结构100与ESD事件期间要保护的其他电路之间的耦合。如本文其他地方所述，耗尽模式晶体管106最初允许电流从源极到漏极无阻碍的流动，但可以在其栅极端子达到或超过夹断电压时防止这样的流动发生。
结构100可以包括增强模式晶体管110，其中，增强模式晶体管的栅极耦合到耗尽模式晶体管106的第二源极/漏极端子。为了提供耗尽模式晶体管106和增强模式晶体管110的不同电特性，晶体管106、110中的每种类型可以具有不同的栅极组成。晶体管110、106可以位于半导体衬底上的多个外延生长的半导体层上方。半导体衬底例如可以是硅或硅基衬底(例如碳化硅(SiC)衬底)、蓝宝石衬底、III-V族半导体衬底(例如氮化镓(GaN)衬底或某种其他合适的III-V族半导体衬底)、硅衬底(可能掺杂p型)或用于III-V族半导体器件的任何其他合适的衬底。衬底1上的外延生长的半导体层例如可以包括：在半导体衬底顶表面上的可选缓冲层、缓冲层116上的沟道层和/或沟道层上的阻挡层。这些外延生长的半导体层例如可以是III-V族半导体层。本领域技术人员将认识到，III-V族半导体是指通过将诸如铝(Al)、镓(Ga)或铟(In)的III族元素与诸如氮(N)、磷(P)、砷(As)或锑(Sb)的V族元素组合而获得的化合物(例如GaN、InP、GaAs或GaP)。
可选地，每个晶体管106、110可以包括缓冲层或以其他方式形成在缓冲层上(未掺杂或掺杂，例如掺杂有碳)，以便于在其上生长沟道层，并且导致下伏层和上覆层中的晶格常数。在包括缓冲层的情况下，缓冲层可以具有比用于限定器件沟道的材料的带隙宽的带隙。本领域技术人员将认识到，阻挡和沟道材料可以被选择为使得异质结形成在两层之间的界面处，从而导致在器件的沟道层中形成二维电子气(2DEG)区，以例如为源极与漏极之间的电荷漂移提供导电路径。在一些实施例中，缓冲层可以是掺碳的氮化镓(C-GaN)缓冲层，或者适合用作HEMT或MISHEMT的缓冲层的任何其他材料的缓冲层。这里，沟道层可以是氮化镓(GaN)层，或者由适合用作HEMT或MISHEMT中的沟道层的任何其他III-V族半导体化合物制成的III-V族半导体沟道层。因此，本文中沟道层也可以被称为“GaN沟道层”。晶体管106、110还可以包括氮化铝镓(AlGaN)或者适合用作HEMT或MISHEMT中的阻挡层的任何其他材料的阻挡层。替代地，外延生长层中的任何一个或多个层可以是多层结构(例如，包括不同缓冲材料的多个子层、不同III-V族半导体沟道材料的多个子层和/或不同阻挡材料的多个子层)。晶体管106、110可以包括位于阻挡层之上的一个或多个钝化层。在包括钝化层的情况下，钝化层可以包括一层或多层任何合适的钝化材料，例如但不限于氧化铝(Al2O3)、氮化硅(Si3N4)和/或氧化硅(SiOx)。
在进一步另外的实施方式中，晶体管106、110可以具有不同的栅极导体和/或除AlGaN之外的其他材料，以进一步区分它们在操作期间对电压偏置的响应。例如，耗尽模式晶体管可以包括位于AlGaN层上的栅极导体。耗尽模式晶体管106的额外掺杂可以不是必需的，例如，由于GaN的本征n型掺杂。耗尽模式晶体管106的栅极导体可以具有与用于到耗尽模式晶体管106的源极和/或漏极接触的导电接触相同的组成。增强模式晶体管110可以例如通过具有位于其栅极的AlGaN层上的p型掺杂GaN(“p-GaN”)层而不同于耗尽模式晶体管，并且还可以具有位于其上的栅极导体。增强模式晶体管110的栅极上的p-GaN的存在可以导致增强模式晶体管110与耗尽模式晶体管106的上述操作差异。然而，在其他方面，晶体管106、110可以包括相似或相同的结构特征。
如本文其他地方所述，增强模式晶体管最初防止电流从源极流到漏极，除非其栅极端子达到或超过阈值电压。在该配置中，耗尽模式晶体管106的源极到漏极路径将输入节点108耦合到增强模式晶体管110的栅极。增强模式晶体管110的一个源极或漏极端子可以耦合到耗尽模式晶体管106的栅极端子(例如，通过连接到接地GND的节点)，使得从耗尽模式晶体管106的源极传递到漏极的电流限定增强模式晶体管110的栅极偏置，并由此控制增强模式晶体管110的栅极端子是否处于或高于其阈值电压。
电源节点112可以耦合到增强模式晶体管110的另一源极或漏极端子，并且电源节点112可以被设置为与用于其中具有结构100的器件的电压源相同的电平。由于电源节点112中的电压电平固定，在输入节点108处进入结构100的电流将同时影响增强模式晶体管110的电压偏置和耗尽模式晶体管106的电压偏置二者。
当耗尽模式晶体管106中的电流流动不被允许(即，其栅极电压达到或超过夹断电压)时，耗尽模式晶体管106可以呈现跨其源极和漏极端子的固有寄生电容Cds。在一些情况下，寄生电容Cds的水平可能导致来自ESD事件的电压尖峰耦合到增强模式晶体管110的栅极中(即，经由图1所示的电容性耦合)。为了抵消这样的事件的风险，耗尽模式晶体管106可以包括一个或多个场板，该一个或多个场板被集成到晶体管的栅极中并位于晶体管的源极端子与漏极端子之间。如图1所示，栅极由此被耦合到接地GND，从而产生附加电容Cgd。当产生时，附加电容Cgd可以增大耗尽模式晶体管106的电容，从而避免寄生电容Cds干扰结构100的预期操作。通过附加电容Cgd到接地的电容性更强的连接将产生比否则通过具有寄生电容Cds的路径发生的电流更大的电流，由此通过耗尽模式晶体管106引导更大比例的来自IC部件102和/或I/O衬垫103的ESD电流。
在操作期间，IC部件102和/或I/O衬垫103上的ESD尖峰将使增强模式晶体管110的栅极电压升高为与耗尽模式晶体管106的夹断电压一样高。然而，耗尽模式晶体管106的栅极被耦合到增强模式晶体管110的源极/漏极端子。由此，增强模式晶体管110将仅允许在从栅极到源极的电压差(“Vgs”，如图2所示以及本文所述)大于耗尽模式晶体管106的夹断电压时的电流流动(包括，例如，从ESD事件产生的电荷)。只要耗尽模式晶体管106的夹断电压小于结构100中的晶体管106、110二者的击穿电压，晶体管106、110将协作限定来自电源节点112的电流路径，而不将任一晶体管106、110的栅极电压升高至大于其击穿电压。换言之，例如，通过在增强模式晶体管110允许电流从源极流到漏极的同时耗尽模式晶体管106禁止电流从源极流到漏极，耗尽模式晶体管106将阻止即将到来的ESD电压损害增强模式晶体管110。在操作期间，由于在耗尽模式晶体管106中同时禁止源极到漏极电流流动，增强模式晶体管110将限制电流流过结构100。
现在参考图2，示出了结构100的更详细示意图，以进一步说明结构100的操作方面。如本文其他地方所述，示出了增强模式晶体管110的栅极与接地GND之间的开放电路，以说明增强模式晶体管110中的栅极到源极的电压差Vgs。耗尽模式晶体管的源极到漏极电容(Ceq)可以等于附加电容Cgd与寄生电容Cds之和，因此示出了附加电容器，以说明耗尽模式晶体管106的源极端子与栅极端子之间的等效电容。在操作期间，可能从增强模式晶体管110的栅极到源极存在泄漏电流114。
如本文所述，耗尽模式晶体管106限制电流从IC部件102和/或I/O衬垫103流动到耗尽模式晶体管106的栅极。耗尽模式晶体管106例如通过控制泄漏电流114是否具有用以耗散来自器件102的累积电荷的足够大小来实现该功能。泄漏电流114特别地可以减小最大值，并因此在通过耗尽模式晶体管106的电流饱和时减小增强模式晶体管110的栅极电压。结构100由此可以在ESD事件期间，例如，在增强模式晶体管110的最大栅极到源极电压Vgs与耗尽模式晶体管106的阈值电压近似相同时，允许泄漏电流114耗散来自IC部件102和/或I/O衬垫103的累积电荷。由此，在ESD事件期间，耗尽模式晶体管106将允许泄漏电流114传递通过增强模式晶体管110，从而提供通过结构100的电荷耗散。在不发生ESD事件时，耗尽模式晶体管106将替代地用作电阻器，具有低阻抗以避免从IC部件102和/或I/O衬垫103的泄漏，但具有足够高的值以防止在不发生ESD事件时的电荷耗散。
简要参考图3，结构100的实施例可以提供替代配置，其中，IC部件102耦合在耗尽模式晶体管106的栅极端子与增强模式晶体管110的一个源极/漏极端子之间。在该配置中，耗尽模式晶体管106可以限制从其源极端子向增强模式晶体管110的栅极的电流流动。此外，尽管IC部件102耦合到耗尽模式晶体管106的栅极，I/O衬垫103可以耦合到耗尽模式晶体管106的源极/漏极端子。然而，在所有其他方面，结构100可以在结构上和操作上与本文所述的结构100的其他实施例相似或相同。
转向图4，结构100的另外的实施例可以包括多个增强模式晶体管110(本文中分别被标识为第一增强模式晶体管110a和第二增强模式晶体管110b)，以提供电阻器-电容器(RC)钳来在ESD事件期间保护功率放大器电路。在这种情况下，IC部件102和/或I/O衬垫103可以包括被配置为向输入节点108输出电源电压VDD的电压源。IC部件102(例如，电压驱动的功率放大器)和/或I/O衬垫103可以耦合到输入节点108，并由此可以接收电源电压VDD。IC部件102和/或I/O衬垫103可以向耦合到其的功率部件(“功率comp.”)120提供输入功率。功率部件120例如可以包括功率放大、功率放大和/或位于器件的功率生成部件内或电耦合到功率生成部件的其他部件。在这样的情况下，IC部件102可以是驱动器、放大器和/或经由第一增强模式晶体管110a操作功率部件120的其他部件。在操作期间，IC部件102和/或I/O衬垫103将允许功率部件120具有用于将较低电压输入转换成较高电压输出的足够电压。在ESD事件期间，IC部件102和/或I/O衬垫103可能对起因于从ESD事件产生的过电压的负面影响而敏感。结构100可以使用耗尽模式晶体管106和增强模式晶体管110a、110b来在ESD事件期间保护IC部件102和/或I/O衬垫103免受高电压影响。与本文所述的其他实施例一样，每个晶体管106、110a、110b可以被实现为位于III-V族半导体衬底之上的HEMT。在某些实施方式中，晶体管106、110a、110b均可以包括氮化铝镓(AlGaN)GaN层。可通过位于AlGaN层与GaN层之间的AlGaN/GaN界面提供晶体管的沟道。
在该配置中，结构100可以包括第一增强模式晶体管110a，第一增强模式晶体管110a具有耦合到IC部件102和/或I/O衬垫103的栅极和耦合到接地GND的第一源极/漏极端子。第一增强模式晶体管110a的另一源极/漏极端子可以耦合到节点123，节点123从IC部件102和/或I/O衬垫103电气解耦合。节点123可以被设置到可等于零伏特的单独的电压电平VSS，和/或适合通过第一增强模式晶体管110a耦合到接地的任何其他电压。第二增强模式晶体管110b可以具有耦合到IC部件102和/或I/O衬垫103的第一源极/漏极端子和耦合到接地GND的另一源极/漏极端子，以及耦合到本文所述的结构100内的RC路径的栅极端子。耗尽模式晶体管106可以具有通过电容器124耦合到输入节点108的源极/漏极端子，以及通过电阻器126耦合到接地GND的相对源极/漏极端子。电阻器126还可以将第二增强模式晶体管110b的栅极耦合到耗尽模式晶体管106的栅极。耗尽模式晶体管106可以通过其栅极端子通过耦合而被耦合到GND，该耦合中不包括电阻器126或者其他电阻元件。
在常规电路中，诸如IC部件102的放大器器件可以用RC钳电路保护。在HEMT包括形成于GaN中的结构的情况下，执行钳位功能所需的低电压可以使栅极电压接近或超过增强模式HEMT的击穿电压，在某些配置中晶体管的栅极被直接耦合到RC钳的电容器时尤其如此。作为示例，增强模式晶体管110a、110b可以被配置为在至多约8伏特(V)的阈值电压下操作。通过在电容器与一个增强模式晶体管(即，第二增强模式晶体管110b)的栅极之间包括耗尽模式晶体管106，避免了过栅极电压，这是因为RC钳内的较高电压将允许电流流过第二增强模式晶体管110b并产生从输入节点108到接地GND的直接电流路径。在操作期间，结构100的该配置将允许使用任何尺寸(以及由此任何电容)的电容器124，而不对第一增强模式晶体管110a构成高栅极电压的风险。耗尽模式晶体管106可以起到与其中不具有IC部件102和/或I/O衬垫103的结构100的其他实施例中基本相同的作用，即，其可以基于电容器124与电阻器126之间的源极-漏极电流饱和而限制从输入节点108到接地GND的电流流动。
本公开的实施例提供各种技术和商业优点，其示例在本文中进行了描述。其中具有HEMT的各种器件，特别是将GaN集成到功率生成或放大部件中的那些器件，通常需要对抗ESD事件的一定量的保护。否则，HEMT和/或其他包括GaN的器件在操作期间以及在晶片测试和产品组装期间容易受到损伤。结构100的实施例可以避免添加与ESD部件串联的附加电阻器，否则其会增加用于在正常操作期间导通或关断HEMT的栅极的过渡时间。值得注意的是，本公开的实施例通过使用多个HEMT或其他GaN兼容结构而不是依赖于常规晶体管技术来克服这些和其他技术问题。
应该理解，在上述方法和结构中，半导体材料是指其导电特性可以通过掺杂杂质而改变的材料。示例性半导体材料包括例如硅基半导体材料(例如，硅、硅锗、碳化硅锗、碳化硅等)和III-V族化合物半导体(即，通过将诸如铝(Al)、镓(Ga)或铟(In)的III族元素与诸如氮(N)、磷(P)、砷(As)或锑(Sb)的V族元素组合获得的化合物)(例如，GaN、InP、GaAs或GaP)。纯半导体材料，更具体地，没有为了增加导电性而掺杂杂质的半导体材料(即，未掺杂的半导体材料)在本领域中被称为本征半导体。为了增加导电性而掺杂有杂质的半导体材料(即，掺杂的半导体材料)在本领域中被称为非本征半导体，并且将比由相同基础材料制成的本征半导体导电性更强。也就是，非本征硅将比本征硅导电性更强；非本征硅锗将比本征硅锗导电性更强；以此类推。此外，应当理解，可以使用不同的杂质(即，不同的掺杂剂)来实现不同的导电类型(例如，P型导电性和N型导电性)，并且掺杂剂可以根据所使用的不同半导体材料而变化。例如，硅基半导体材料(例如，硅、硅锗等)通常掺杂有III族掺杂剂，例如硼(B)或铟(In)，以实现P型导电性，而硅基半导体材料通常掺杂有V族掺杂剂(例如砷(As)、磷(P)或锑(Sb))，以实现N型导电性。氮化镓(GaN)基半导体材料通常掺杂有镁(Mg)以实现P型导电性，以及掺杂有硅(Si)或氧以实现N型导电性。本领域技术人员还将认识到，不同的导电性水平将取决于给定半导体区域中(一种或多种)掺杂剂的相对浓度水平。
包括该结构的集成电路芯片可以由制造商以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)，作为裸芯或以封装形式分发。在后一种情况下，芯片以单芯片封装(例如塑料载体，其引线固定到主板或其它更高级别的载体)或多芯片封装(例如陶瓷载体，其具有表面互连和/或掩埋互连)的形式被安装。在任何情况下，芯片然后与其它芯片、分立电路元件和/或其它信号处理器件集成，作为(a)中间产品(例如主板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。
本文中使用的术语仅用于描述特定实施例的目的，并不旨在限制本公开。如本文所使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另有明确说明。将进一步理解，当在本说明书中使用时，术语“包括”和/或“包含”规定所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或它们构成的组的存在或者添加。“可选的”或“可选地”表示随后描述的事件或情况可能发生或可能不发生，并且该描述包括事件发生的情况和事件不发生的情况。
在整个说明书和权利要求书中使用的近似语言可以被用于修饰任何定量表示，该定量表示可以允许在不导致其相关的基本功能变化的情况下改变。因此，由诸如“约”、“近似”和“基本上”之类的一个或多个术语修饰的值不限于指定的精确值。在至少一些情况下，近似语言可以对应于用于测量值的仪器的精度。在本文以及整个说明书和权利要求书中，范围限制可以被组合和/或互换，这样的范围被识别并且包括含在其中的所有子范围，除非上下文或语言另有说明。应用于范围的特定值的“近似”适用于两个值，并且除非另外取决于测量值的仪器的精度，否则可指示所述值的+/-10％。
以下权利要求中的所有装置或步骤加功能元件的对应结构、材料、动作和等同物旨在包括结合具体要求保护的其它要求保护的要素执行功能的任何结构、材料或动作。已经出于说明和描述的目的给出了对本公开的描述，但是该描述并不旨在是穷举的或将本公开限制于所公开的形式。在不脱离本公开的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择和描述实施例是为了最好地解释本公开的原理和实际应用，并且使本领域的其他技术人员能够理解本公开的具有适合于预期的特定用途的各种修改的各种实施例。

Claims (20)

1.一种结构，包括：
耗尽模式晶体管，其具有耦合到接地的栅极和第一源极/漏极端子；以及
增强模式晶体管，其具有耦合到所述耗尽模式晶体管的第二源极/漏极端子的栅极和耦合到所述耗尽模式晶体管的所述栅极的第一源极/漏极端子。
2.根据权利要求1所述的结构，其中，所述耗尽模式晶体管的所述第一源极/漏极端子耦合到集成电路IC部件。
3.根据权利要求1所述的结构，其中，所述耗尽模式晶体管和所述增强模式晶体管均包括位于III-V族半导体衬底之上的高电子迁移率晶体管HEMT。
4.根据权利要求1所述的结构，其中，所述耗尽模式晶体管和所述增强模式晶体管均包括位于氮化镓GaN层之上的氮化铝镓AlGaN层，使得AlGaN/GaN界面位于所述AlGaN层与所述GaN层之间。
5.根据权利要求1所述的结构，其中，所述增强模式晶体管还包括从所述耗尽模式晶体管的所述第一源极/漏极端子解耦合的第二源极/漏极端子。
6.根据权利要求1所述的结构，其中，所述耗尽模式晶体管包括静电放电ESD保护电路的一部分。
7.根据权利要求1所述的结构，其中，所述耗尽模式晶体管的夹断电压为至多约8伏特(V)。
8.一种结构，包括：
耗尽模式晶体管，其包括耦合到集成电路IC部件的第一栅极、第一源极和第一漏极；以及
增强模式晶体管，其包括耦合到所述第一源极的第二栅极、通过所述IC部件耦合到所述第一栅极的第二源极、以及第二漏极，其中，所述第一栅极的组成不同于所述第二栅极的组成。
9.根据权利要求8所述的结构，其中，所述耗尽模式晶体管和所述增强模式晶体管均位于III-V族半导体衬底之上。
10.根据权利要求8所述的结构，其中，所述耗尽模式晶体管和所述增强模式晶体管均包括位于氮化镓GaN层之上的氮化铝镓AlGaN层，使得AlGaN/GaN界面位于所述AlGaN层与所述GaN层之间。
11.根据权利要求8所述的结构，其中，所述第二漏极从所述IC部件解耦合。
12.根据权利要求8所述的结构，其中，所述耗尽模式晶体管包括静电放电ESD保护电路的一部分。
13.根据权利要求8所述的结构，其中，所述耗尽模式晶体管的夹断电压为至多约8伏特(V)。
14.一种结构，包括：
第一增强模式晶体管，其具有耦合到集成电路IC部件的栅极以及耦合到接地的第一源极/漏极端子；
第二增强模式晶体管，其具有耦合到所述IC部件的第一源极/漏极端子、耦合到接地的第二源极/漏极端子、以及栅极端子；以及
耗尽模式晶体管，其具有耦合到电容器的第一源极/漏极端子、耦合到电阻器和所述第二增强模式晶体管的所述栅极端子的第二源极/漏极端子、以及耦合到接地的栅极端子，其中，所述电阻器将所述第二增强模式晶体管的所述栅极端子和所述耗尽模式晶体管的所述第二源极/漏极端子耦合到所述耗尽模式晶体管的栅极。
15.根据权利要求14所述的结构，其中，所述耗尽模式晶体管的所述栅极端子包括与所述第一增强模式晶体管和所述第二增强模式晶体管的所述栅极端子不同的材料组成。
16.根据权利要求14所述的结构，其中，所述第一增强模式晶体管、所述第二增强模式晶体管、以及所述耗尽模式晶体管均包括位于III-V族半导体衬底之上的高电子迁移率晶体管HEMT。
17.根据权利要求14所述的结构，其中，所述第一增强模式晶体管、所述第二增强模式晶体管、以及所述耗尽模式晶体管均包括位于氮化镓GaN层之上的氮化铝镓AlGaN层，使得AlGaN/GaN界面位于所述AlGaN层与所述GaN层之间。
18.根据权利要求14所述的结构，其中，所述第一增强模式晶体管还包括从所述IC部件解耦合的第二源极/漏极端子。
19.根据权利要求14所述的结构，其中，所述耗尽模式晶体管包括静电放电ESD保护电路的一部分。
20.根据权利要求14所述的结构，其中，所述耗尽模式晶体管的夹断电压为至多约8伏特(V)。
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