JPH02163966A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH02163966A JPH02163966A JP31783588A JP31783588A JPH02163966A JP H02163966 A JPH02163966 A JP H02163966A JP 31783588 A JP31783588 A JP 31783588A JP 31783588 A JP31783588 A JP 31783588A JP H02163966 A JPH02163966 A JP H02163966A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- cell array
- capacity
- delay
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims description 6
- 238000001514 detection method Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 11
- 238000003491 array Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
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- Engineering & Computer Science (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲート・アレイ方式の集積回路装置に関する
。
。
従来のゲート・アレイ方式の集積回路装置の一例を第７
図に示す。図において、所望の論理回路を形成するため
の内部トランジスタ・セル・アレイのチップ内外のイタ
−フェースを人出カバッファ・プレイより構成さ九でい
た。
図に示す。図において、所望の論理回路を形成するため
の内部トランジスタ・セル・アレイのチップ内外のイタ
−フェースを人出カバッファ・プレイより構成さ九でい
た。
従来のゲート・アレイ方式の集積回路装置は、トランジ
スタ・セル・アレイのみによって所望の論理回路を実現
するため、遅延回路、電源投入検出回路などの特殊機能
が実現できないという欠点がある。
スタ・セル・アレイのみによって所望の論理回路を実現
するため、遅延回路、電源投入検出回路などの特殊機能
が実現できないという欠点がある。
そこで本発明の目的は、以上の欠点を解決し、遅延回路
、電源投入検出回路などの特殊機能が実現できるゲート
・アレイ方式の集積回路を提供することにある。
、電源投入検出回路などの特殊機能が実現できるゲート
・アレイ方式の集積回路を提供することにある。
本発明の集積回路装置は、内部トランジスタ・セル・ア
レイの中心部に容量を配置し、この容量とトランジスタ
・セルと組合せ、接続することにより、遅延回路、電源
投入検出回路などの特殊回路を実現する事ができる。
レイの中心部に容量を配置し、この容量とトランジスタ
・セルと組合せ、接続することにより、遅延回路、電源
投入検出回路などの特殊回路を実現する事ができる。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示す。図において、４の
容量及び３の内部トランジスタ・セルを組合せ、接続す
ることにより、遅延回路、電源投入検出回路などの特殊
回路が実現できる。第３図に遅延回路の例を示す。第４
図は、＠３図の動作を説明するための波形図であり、各
波形に付されたアルファベラ）ａ〜Ｃは、第３図に対応
のアルファベットを付して表示する箇所の波形である事
を意味している。入力端子ａに供給された入力槍号は、
時間ＴＩだけ遅れて、出力端子Ｃに出力される。第５図
には、電源投入検出回路の例を示す。
容量及び３の内部トランジスタ・セルを組合せ、接続す
ることにより、遅延回路、電源投入検出回路などの特殊
回路が実現できる。第３図に遅延回路の例を示す。第４
図は、＠３図の動作を説明するための波形図であり、各
波形に付されたアルファベラ）ａ〜Ｃは、第３図に対応
のアルファベットを付して表示する箇所の波形である事
を意味している。入力端子ａに供給された入力槍号は、
時間ＴＩだけ遅れて、出力端子Ｃに出力される。第５図
には、電源投入検出回路の例を示す。
第６図は、動作を説明するための波形図。端子ｄの電位
は、電源投入時に徐々に上昇する。フリップ・フロップ
のクリア入力のロウレベルＶａまで上昇するのに要する
時間Ｔ２がフリップ・フロップのクリア入力最小パルス
幅より長ければ、フリップ・フロップがリセットされる
。
は、電源投入時に徐々に上昇する。フリップ・フロップ
のクリア入力のロウレベルＶａまで上昇するのに要する
時間Ｔ２がフリップ・フロップのクリア入力最小パルス
幅より長ければ、フリップ・フロップがリセットされる
。
第２図は本発明の実施例２のブロック図である。
第２図に示すように、容量値の等しい容量を複数配置す
ることによって、第３図の遅延回路の遅延時間を適当な
値に設計できる。またより多くの回路機能が実現できる
。
ることによって、第３図の遅延回路の遅延時間を適当な
値に設計できる。またより多くの回路機能が実現できる
。
以上説明したように本発明は、遅延回路、電源投入検出
回路などの特殊機能を実現することができる。
回路などの特殊機能を実現することができる。
また、容量の配置された領域を配線領域とする事により
、チップ中央部の配線集中に対して、自動配線時の未配
線本数も少なくできる効果がある。
、チップ中央部の配線集中に対して、自動配線時の未配
線本数も少なくできる効果がある。
第１図は、本発明の一実施例のブロック図、第２図は第
２の実施例のブロック図、第３図は本発明による遅延回
路の回路図、第４図は第３図の遅延回路の動作波形図、
第５図は本発明による電源投入検出回路の回路図、第６
図は第５図の電源投入検出回路の動作波形図、第７図は
従来のゲート・アレイのブロック図。 ｌ・・・・・・ゲート・アレイ・チップ、２・・・・・
・人出力バッファ・セル・アレイ、３・・・・・・内部
トランジスタ・セル・７レイ、４・・・・・・容量、５
・・・・・・内部トランジスタ・セル、６・・・・・・
容量、７・・・・・・アンド・ゲート、８・・・・・・
フリップ・フロップ。
２の実施例のブロック図、第３図は本発明による遅延回
路の回路図、第４図は第３図の遅延回路の動作波形図、
第５図は本発明による電源投入検出回路の回路図、第６
図は第５図の電源投入検出回路の動作波形図、第７図は
従来のゲート・アレイのブロック図。 ｌ・・・・・・ゲート・アレイ・チップ、２・・・・・
・人出力バッファ・セル・アレイ、３・・・・・・内部
トランジスタ・セル・７レイ、４・・・・・・容量、５
・・・・・・内部トランジスタ・セル、６・・・・・・
容量、７・・・・・・アンド・ゲート、８・・・・・・
フリップ・フロップ。
Claims (1)
- ゲート・アレイ方式で設計された集積回路装置において
、内部セル・アレイの中心部に容量を配置したことを特
徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31783588A JPH02163966A (ja) | 1988-12-16 | 1988-12-16 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31783588A JPH02163966A (ja) | 1988-12-16 | 1988-12-16 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02163966A true JPH02163966A (ja) | 1990-06-25 |
Family
ID=18092581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31783588A Pending JPH02163966A (ja) | 1988-12-16 | 1988-12-16 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02163966A (ja) |
-
1988
- 1988-12-16 JP JP31783588A patent/JPH02163966A/ja active Pending
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