JPH0244597A - 集積化メモリ - Google Patents
集積化メモリInfo
- Publication number
- JPH0244597A JPH0244597A JP63195537A JP19553788A JPH0244597A JP H0244597 A JPH0244597 A JP H0244597A JP 63195537 A JP63195537 A JP 63195537A JP 19553788 A JP19553788 A JP 19553788A JP H0244597 A JPH0244597 A JP H0244597A
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- JP
- Japan
- Prior art keywords
- address
- circuits
- delaying
- address signals
- internal
- Prior art date
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 16
- 230000010354 integration Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積化メモリ、特に、複数の入力アドレス信
号のラッチ回路を有する集積化メモリに関する。
号のラッチ回路を有する集積化メモリに関する。
集積化メモリは近年益々大容量化、高速化されており、
従って内部配線が長くなる一方、使用されるパルスタイ
ミングが高速になって設計上の問題が生じつつある。
従って内部配線が長くなる一方、使用されるパルスタイ
ミングが高速になって設計上の問題が生じつつある。
集積化メモリにおいては、複数の入力アドレス信号はシ
リコンチップ上に配置された入力端子から入力され、内
部配線を通してアドレスラッチ回路でそれぞれラッチさ
れる。
リコンチップ上に配置された入力端子から入力され、内
部配線を通してアドレスラッチ回路でそれぞれラッチさ
れる。
しかしながら最近の大容量化に伴うチップ面積の増大及
び高速化に伴い入力端子からラッチ回路までの配線ＣＲ
によ冬遅延時間が各端子の局存性により異なる事が無視
できなくなり、ｉ ｉｌ ｆヒメモリの高速動作の上で
色んな不都合が生じる。
び高速化に伴い入力端子からラッチ回路までの配線ＣＲ
によ冬遅延時間が各端子の局存性により異なる事が無視
できなくなり、ｉ ｉｌ ｆヒメモリの高速動作の上で
色んな不都合が生じる。
第３図は従来の一例を示す回路図である。
Φ１は内部で発生するアドレスラッチ回路制御信号（以
降アドレスラッチ信号という）ＤＬＩ〜ＤＬ＋はラッチ
回路、Ａｌ〜ＡＩはアドレス入力端子、Ｂ１〜Ｂｌはア
ドレス入力端子がら前記ラッチ回路に入力される内部ア
ドレス配線、Ｒ１〜Ｒ，、Ｃ１〜Ｃ１は内部アドレス配
線上の寄性抵抗及び容量である。
降アドレスラッチ信号という）ＤＬＩ〜ＤＬ＋はラッチ
回路、Ａｌ〜ＡＩはアドレス入力端子、Ｂ１〜Ｂｌはア
ドレス入力端子がら前記ラッチ回路に入力される内部ア
ドレス配線、Ｒ１〜Ｒ，、Ｃ１〜Ｃ１は内部アドレス配
線上の寄性抵抗及び容量である。
第４図（ａ）、（ｂ）は第３図の動作を説明するための
波形図である。
波形図である。
第４図（ａ）は外部からアドレス入力端子Ａ１〜ＡＩに
加えられる外部アドレス信号ａｌ〜ａ。
加えられる外部アドレス信号ａｌ〜ａ。
内部アドレス配線８１〜Ｂ、のラッチ回路ＤＬ、〜ＤＬ
１入力部における内部アドレス信号ｂ１〜ｂを示してい
る。
１入力部における内部アドレス信号ｂ１〜ｂを示してい
る。
ここで内部アドレス配線上の寄性抵抗及び容量がＲ１・
Ｃ５≠Ｒ２・Ｃ２≠Ｒ１・ＣＩの場合ｂ１〜ｂ＋の遅延
時間に差がでる。
Ｃ５≠Ｒ２・Ｃ２≠Ｒ１・ＣＩの場合ｂ１〜ｂ＋の遅延
時間に差がでる。
第４図（ｂ）はアドレスラッチ信号Φ１の波形を示した
もので、Φ１の立ち下がりにて内部アドレス信号ｂ１〜
ｂ１をラッチ回路ＤＬＩ〜ＤＬ＋にラッチする。
もので、Φ１の立ち下がりにて内部アドレス信号ｂ１〜
ｂ１をラッチ回路ＤＬＩ〜ＤＬ＋にラッチする。
従来の集積化メモリにおけるアドレスラッチ動作を説明
する。
する。
う・／チ回路ＤＬＩ〜ＤＬＩに内部アドレス信号す。
〜Ｌ＋＋をラッチするためには、内部アドレス信号ｂ１
〜ｂ１の電位が決定された後、アドレスラッチ信号Φ１
を高レベルから低レベルへと切換える必要がある。
〜ｂ１の電位が決定された後、アドレスラッチ信号Φ１
を高レベルから低レベルへと切換える必要がある。
従って外部アドレス信号ａ１〜ａｌの入力は、アドレス
ラッチ信号Φ１の立下り時刻よりは十分早く、しかもΦ
、の立下りを十分カバーするだけの状態保持時間を必要
とする。
ラッチ信号Φ１の立下り時刻よりは十分早く、しかもΦ
、の立下りを十分カバーするだけの状態保持時間を必要
とする。
従来の集積化メモリは内部アドレス信号の遅延時間に差
があるため、外部アドレス信号のセットアツプ、ホール
ド時間が長くかかるので、セットアツプは内部アドレス
信号の遅延時間が長い外部アドレス信号で決定され、ホ
ールドは内部アドレス信号の遅延時間が短い外部アドレ
ス信号で決定されるという欠点があった。
があるため、外部アドレス信号のセットアツプ、ホール
ド時間が長くかかるので、セットアツプは内部アドレス
信号の遅延時間が長い外部アドレス信号で決定され、ホ
ールドは内部アドレス信号の遅延時間が短い外部アドレ
ス信号で決定されるという欠点があった。
本発明の目的は、従来この種の欠点を除去するもので、
遅延時間が長い内部アドレス信号に対応して、遅延時間
が短い内部アドレス信号を遅らせることにより、全ての
外部アドレス信号の状態保存時間を短縮し、アドレスの
セットアツプホールドを改善できる集積化メモリを提供
することにある。
遅延時間が長い内部アドレス信号に対応して、遅延時間
が短い内部アドレス信号を遅らせることにより、全ての
外部アドレス信号の状態保存時間を短縮し、アドレスの
セットアツプホールドを改善できる集積化メモリを提供
することにある。
本発明の集積化メモリは、複数の入力アドレス信号のラ
ッチ回路を有する集積化メモリにおいて各アドレスの内
部信号遅延時間の差を調整する遅延回路をアドレス入力
端子とアト・レスラッチ回路間に挿入したことを含んで
構成される。
ッチ回路を有する集積化メモリにおいて各アドレスの内
部信号遅延時間の差を調整する遅延回路をアドレス入力
端子とアト・レスラッチ回路間に挿入したことを含んで
構成される。
第１図は本発明の一実施例のアドレスラッチ回路部を示
したもので、アドレスラッチ信号Φｌラッチ回路２Ｌ１
〜ＤＬＩ＋アドレス入力端子Ａ１〜ＡＩ、内部アドレス
配線Ｂ１〜Ｂ＋、内部アドレス配線上の寄性抵抗及び容
量Ｒ１〜Ｒ＋、Ｃ＋〜Ｃ１は第３図で示した従来例と同
じものである。
したもので、アドレスラッチ信号Φｌラッチ回路２Ｌ１
〜ＤＬＩ＋アドレス入力端子Ａ１〜ＡＩ、内部アドレス
配線Ｂ１〜Ｂ＋、内部アドレス配線上の寄性抵抗及び容
量Ｒ１〜Ｒ＋、Ｃ＋〜Ｃ１は第３図で示した従来例と同
じものである。
８１〜Ｓ１は本発明によって追加した遅延回路であり、
内部アドレス信号の遅延時間が最も長い内部アドレス配
線に付加されている遅延回路の遅延時間を実質的に零と
しその他の内部アドレス配線に付加されている遅延回路
の遅延時間は、遅延回路による遅延時間を含む内部アド
レス信号の遅延時間が各アドレスにおいて合致する様に
設定させである。
内部アドレス信号の遅延時間が最も長い内部アドレス配
線に付加されている遅延回路の遅延時間を実質的に零と
しその他の内部アドレス配線に付加されている遅延回路
の遅延時間は、遅延回路による遅延時間を含む内部アド
レス信号の遅延時間が各アドレスにおいて合致する様に
設定させである。
ここで遅延回路はＲ−Ｃの時定数を利用したものとしで
あるか他の形式のものでもいつこうにかまわない。
あるか他の形式のものでもいつこうにかまわない。
第２図（ａ）、（ｂ）は第１図に示す集積化メモリの動
作を示す波形図である。
作を示す波形図である。
第２図（ａ）は外部アドレス信号ａ１〜ａｌ＋内部アド
レス信号ｂ１〜ｂ＋の波形を示し遅延回路による遅延時
間を含む内部アドレス信号ｂ１〜ｂ１の遅延時間は各ア
ドレスにおいて合致されている。
レス信号ｂ１〜ｂ＋の波形を示し遅延回路による遅延時
間を含む内部アドレス信号ｂ１〜ｂ１の遅延時間は各ア
ドレスにおいて合致されている。
第２図（ｂ）はアドレスラッチ信号Φ１の波形を示す。
基本的な動作は従来例と全く同じである。
アドレスのセットアツプホールドは、全ての外部アドレ
ス信号の状態保持時間が短縮されることによって改善さ
れる。
ス信号の状態保持時間が短縮されることによって改善さ
れる。
本発明の集積化メモリは、アドレス入力端子とアドレス
ラッチ回路間の内部アドレス配線にそれぞれ遅延時間の
異なる遅延回路を付加し、遅延回路による遅延時間を含
む内部アドレス信号の遅延時間を各アドレスにおいて合
致させることによって全ての外部アドレス信号の状態保
持時間を短縮しアドレスのセットアツプホールドの改善
ができるという効果がある。
ラッチ回路間の内部アドレス配線にそれぞれ遅延時間の
異なる遅延回路を付加し、遅延回路による遅延時間を含
む内部アドレス信号の遅延時間を各アドレスにおいて合
致させることによって全ての外部アドレス信号の状態保
持時間を短縮しアドレスのセットアツプホールドの改善
ができるという効果がある。
第１図は本発明の一実施例の回路図、第２図（ａ）、（
ｂ）は第１図の波形図、第３図は従来の一例を示す回路
図、第４図（ａ）、（ｂ）は第３図の動作を示す波形図
である。 Ａ１〜Ａ、・・・アドレス入力端子、８１〜Ｂ１・・・
内部アドレス配線、ｂ１〜ｂ１・・・内部アドレス信号
、ａ１〜ａ１・・・外部アドレス信号、Ｒ１〜Ｒ＋、（
：＋〜Ｃ１・・・寄性抵抗及び容量、ＤＬＩ〜ＤＬＩ・
・・ラッチ回路、Φｌ・・・アドレスラッチ信号、Ｓ、
〜Ｓ１・・・遅延回路。
ｂ）は第１図の波形図、第３図は従来の一例を示す回路
図、第４図（ａ）、（ｂ）は第３図の動作を示す波形図
である。 Ａ１〜Ａ、・・・アドレス入力端子、８１〜Ｂ１・・・
内部アドレス配線、ｂ１〜ｂ１・・・内部アドレス信号
、ａ１〜ａ１・・・外部アドレス信号、Ｒ１〜Ｒ＋、（
：＋〜Ｃ１・・・寄性抵抗及び容量、ＤＬＩ〜ＤＬＩ・
・・ラッチ回路、Φｌ・・・アドレスラッチ信号、Ｓ、
〜Ｓ１・・・遅延回路。
Claims (1)
- 複数の入力アドレス信号のラッチ回路を有する集積化メ
モリにおいて各アドレスの内部信号遅延時間の差を調整
する遅延回路をアドレス入力端子とアドレスラッチ回路
間に挿入したことを特徴とする集積化メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63195537A JPH0244597A (ja) | 1988-08-04 | 1988-08-04 | 集積化メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63195537A JPH0244597A (ja) | 1988-08-04 | 1988-08-04 | 集積化メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0244597A true JPH0244597A (ja) | 1990-02-14 |
Family
ID=16342739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63195537A Pending JPH0244597A (ja) | 1988-08-04 | 1988-08-04 | 集積化メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0244597A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08263985A (ja) * | 1995-03-24 | 1996-10-11 | Nec Corp | 半導体記憶装置 |
| EP2555237A2 (en) | 2011-08-03 | 2013-02-06 | Elpida Memory, Inc. | Semiconductor device |
-
1988
- 1988-08-04 JP JP63195537A patent/JPH0244597A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08263985A (ja) * | 1995-03-24 | 1996-10-11 | Nec Corp | 半導体記憶装置 |
| EP2555237A2 (en) | 2011-08-03 | 2013-02-06 | Elpida Memory, Inc. | Semiconductor device |
| US8704339B2 (en) | 2011-08-03 | 2014-04-22 | Tomohiro Kitano | Semiconductor device |
| US8860187B2 (en) | 2011-08-03 | 2014-10-14 | Ps4 Luxco S.A.R.L. | Semiconductor device |
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