JPH0661828A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH0661828A JPH0661828A JP21618692A JP21618692A JPH0661828A JP H0661828 A JPH0661828 A JP H0661828A JP 21618692 A JP21618692 A JP 21618692A JP 21618692 A JP21618692 A JP 21618692A JP H0661828 A JPH0661828 A JP H0661828A
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- Japan
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- output
- level
- output terminal
- switching elements
- switching element
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- Pending
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Abstract
(57)【要約】
【目的】 出力リンギングを抑圧する出力回路を得る。
【構成】 直流電源Ｖcc,Ｖss間に第１、第２及び第３
のトランジスタ１，２，４を直列に接続し、且つ他の出
力回路動作用信号で動作させられる複数個のトランジス
タ４−１〜４−３を前記第３のトランジスタ４と並列に
接続した。
のトランジスタ１，２，４を直列に接続し、且つ他の出
力回路動作用信号で動作させられる複数個のトランジス
タ４−１〜４−３を前記第３のトランジスタ４と並列に
接続した。
Description
【０００１】
【産業上の利用分野】この発明は、出力回路例えば半導
体メモリに用いられて出力リンギングを抑圧する出力回
路に関するものである。
体メモリに用いられて出力リンギングを抑圧する出力回
路に関するものである。
【０００２】
【従来の技術】図３は従来の出力回路を示す回路図であ
る。このような出力回路は、例えば行ラインと列ライン
の交点にメモリセルがマトリツクス状に配置されたメモ
リセルアレイを有する半導体メモリの出力回路として用
いられる。図において、１は第１のスイッチング素子例
えばｎ型のＭＯＳトランジスタであって、そのドレイン
が直流電源Ｖccに接続され、ゲートが上述したメモリセ
ル（図示しない）に接続され、そしてソースが出力端子
Ｑ11に接続されている。２は第１のトランジスタ１と直
列に接続された第２のスイッチング素子矢張りｎ型のＭ
ＯＳトランジスタであって、そのドレインが出力端子Ｑ
11に接続され、ゲートがインバータ３を介してメモリセ
ルに接続され、そしてソースが他の直流電源Ｖssに接続
されている。
る。このような出力回路は、例えば行ラインと列ライン
の交点にメモリセルがマトリツクス状に配置されたメモ
リセルアレイを有する半導体メモリの出力回路として用
いられる。図において、１は第１のスイッチング素子例
えばｎ型のＭＯＳトランジスタであって、そのドレイン
が直流電源Ｖccに接続され、ゲートが上述したメモリセ
ル（図示しない）に接続され、そしてソースが出力端子
Ｑ11に接続されている。２は第１のトランジスタ１と直
列に接続された第２のスイッチング素子矢張りｎ型のＭ
ＯＳトランジスタであって、そのドレインが出力端子Ｑ
11に接続され、ゲートがインバータ３を介してメモリセ
ルに接続され、そしてソースが他の直流電源Ｖssに接続
されている。
【０００３】次に動作について説明する。対応するメモ
リセルからの信号ＦＳＩ11を受けて、出力端子Ｑ11に
“Ｈ（ハイ）”レベル信号を出力する場合には、信号Ｆ
ＳＩ11が“Ｈ”レベルになる。これによって第１のトラ
ンジスタ１がオンとなり、Ｖccから電圧が供給され、出
力端子Ｑ11に“Ｈ”レベル信号が出力される。しかしな
がら、信号ＦＳＩ11がインバータ３によって“Ｌ（ロ
ー）”レベルの信号ＩＦＳＩ11に反転されるので、第２
のトランジスタ２はオフのまゝである。
リセルからの信号ＦＳＩ11を受けて、出力端子Ｑ11に
“Ｈ（ハイ）”レベル信号を出力する場合には、信号Ｆ
ＳＩ11が“Ｈ”レベルになる。これによって第１のトラ
ンジスタ１がオンとなり、Ｖccから電圧が供給され、出
力端子Ｑ11に“Ｈ”レベル信号が出力される。しかしな
がら、信号ＦＳＩ11がインバータ３によって“Ｌ（ロ
ー）”レベルの信号ＩＦＳＩ11に反転されるので、第２
のトランジスタ２はオフのまゝである。
【０００４】出力端子Ｑ11に“Ｌ”レベル信号を出力す
る場合には、信号ＦＳＩ11が“Ｌ”レベルになることに
よって信号ＩＦＳＩ11が“Ｈ”レベルになる。これによ
って第２のトランジスタ２がオンとなり、出力端子Ｑ11
の電圧がＶssに抜け、出力端子Ｑ11に“Ｌ”レベル信号
が出力される。なお、この場合は第１のトランジスタ１
がオフである。
る場合には、信号ＦＳＩ11が“Ｌ”レベルになることに
よって信号ＩＦＳＩ11が“Ｈ”レベルになる。これによ
って第２のトランジスタ２がオンとなり、出力端子Ｑ11
の電圧がＶssに抜け、出力端子Ｑ11に“Ｌ”レベル信号
が出力される。なお、この場合は第１のトランジスタ１
がオフである。
【０００５】多出力端子化された半導体メモリ即ち８個
とか１６個とかの出力端子を有する半導体メモリの出力
回路の問題点として、出力端子間におけるノイズの影響
がある。図４は多出力端子化された半導体メモリの出力
回路における、全部の出力端子と１個の出力端子での出
力波形の一例を示す波形図である。例えば出力が“Ｈ”
レベルから“Ｌ”レベルに変化する場合、１個の出力端
子の出力のみが変化する場合（破線で示す）と、全部の
出力端子の出力が変化する場合（実線で示す）とでは、
“Ｌ”レベルに収束する速度が異なる。全部の出力端子
の出力が同時に“Ｈ”レベルから“Ｌ”レベルに変化す
る場合には、出力のＶssが各出力端子に共通であるた
め、一度に電圧を引き抜こうとしても、Ｖssレベルが浮
き上がってしまい、完全に引き抜くまでに時間がかか
る。また１個の出力端子のみの出力が“Ｈ”レベルから
“Ｌ”レベルに変化する場合には、電圧をＶssに引き抜
き易くなるため（この場合はＶssレベルの浮き上りは非
常に小さいので図示しない）、反射等の出力リンギング
を起こし、アクセス時間の遅延を招くこととなる。
とか１６個とかの出力端子を有する半導体メモリの出力
回路の問題点として、出力端子間におけるノイズの影響
がある。図４は多出力端子化された半導体メモリの出力
回路における、全部の出力端子と１個の出力端子での出
力波形の一例を示す波形図である。例えば出力が“Ｈ”
レベルから“Ｌ”レベルに変化する場合、１個の出力端
子の出力のみが変化する場合（破線で示す）と、全部の
出力端子の出力が変化する場合（実線で示す）とでは、
“Ｌ”レベルに収束する速度が異なる。全部の出力端子
の出力が同時に“Ｈ”レベルから“Ｌ”レベルに変化す
る場合には、出力のＶssが各出力端子に共通であるた
め、一度に電圧を引き抜こうとしても、Ｖssレベルが浮
き上がってしまい、完全に引き抜くまでに時間がかか
る。また１個の出力端子のみの出力が“Ｈ”レベルから
“Ｌ”レベルに変化する場合には、電圧をＶssに引き抜
き易くなるため（この場合はＶssレベルの浮き上りは非
常に小さいので図示しない）、反射等の出力リンギング
を起こし、アクセス時間の遅延を招くこととなる。
【０００６】
【発明が解決しようとする課題】従来の出力回路は上述
したように構成されているので、多出力端子化された出
力回路では、出力端子の組み合わせによる出力リンギン
グを起こし易くなるなどの問題点があった。
したように構成されているので、多出力端子化された出
力回路では、出力端子の組み合わせによる出力リンギン
グを起こし易くなるなどの問題点があった。
【０００７】この発明は、このような問題点を解決する
ためになされたもので、出力リンギングを抑圧できる出
力回路を得ることを目的とする。
ためになされたもので、出力リンギングを抑圧できる出
力回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明の請求項１に係
る出力回路は、電圧値の異なる直流電源間で互いに直列
に接続された第１、第２及び第３のスイッチング素子
と、前記第１と第２のスイッチング素子の接続点に接続
された出力端子とを設けたものである。また、この発明
の請求項２に係る出力回路は、第３のスイッチング素子
と並列に接続され、他の出力回路動作用信号で動作させ
られる複数個のスイッチング素子を設けたものである。
る出力回路は、電圧値の異なる直流電源間で互いに直列
に接続された第１、第２及び第３のスイッチング素子
と、前記第１と第２のスイッチング素子の接続点に接続
された出力端子とを設けたものである。また、この発明
の請求項２に係る出力回路は、第３のスイッチング素子
と並列に接続され、他の出力回路動作用信号で動作させ
られる複数個のスイッチング素子を設けたものである。
【０００９】
【作用】この発明では、第３のスイッチング素子の抵抗
により“Ｈ”レベルから“Ｌ”レベルへの立ち下がりが
ゆっくりとなり、リンギングを抑圧する。また、複数個
のスイッチング素子がＶssに引き抜く系路を増やすの
で、出力リンギングを抑圧するのみならず短い時間で
“Ｌ”レベルに引き抜くのを可能にする。
により“Ｈ”レベルから“Ｌ”レベルへの立ち下がりが
ゆっくりとなり、リンギングを抑圧する。また、複数個
のスイッチング素子がＶssに引き抜く系路を増やすの
で、出力リンギングを抑圧するのみならず短い時間で
“Ｌ”レベルに引き抜くのを可能にする。
【００１０】
【実施例】実施例１．図１はこの発明の一実施例を示す
回路図である。図において、１〜３，Ｑ11，Ｖcc，Ｖss
は図３について説明したものと全く同じである。４は第
２のトランジスタ２と直列に接続された第３のスイッチ
ング素子矢張りｎ型のＭＯＳトランジスタであって、そ
のドレインが第２のトランジスタ２のソースに接続さ
れ、ゲートがインバータ３を介してメモリセルに接続さ
れ、そしてソースがＶssに接続されている。４−１，４
−２，４−３は第３のトランジスタ４と並列に接続さ
れ、マトリックス状の他の出力端子Ｑ12，Ｑ21，Ｑ
22（図示しない）にそれぞれ接続された第２のトランジ
スタ２をオンにする信号ＩＦＳＩ12，ＩＦＳＩ21，ＩＦ
ＳＩ22でそれぞれオンにされる複数個のスイッチング素
子例えばｎ型のＭＯＳトランジスタである。
回路図である。図において、１〜３，Ｑ11，Ｖcc，Ｖss
は図３について説明したものと全く同じである。４は第
２のトランジスタ２と直列に接続された第３のスイッチ
ング素子矢張りｎ型のＭＯＳトランジスタであって、そ
のドレインが第２のトランジスタ２のソースに接続さ
れ、ゲートがインバータ３を介してメモリセルに接続さ
れ、そしてソースがＶssに接続されている。４−１，４
−２，４−３は第３のトランジスタ４と並列に接続さ
れ、マトリックス状の他の出力端子Ｑ12，Ｑ21，Ｑ
22（図示しない）にそれぞれ接続された第２のトランジ
スタ２をオンにする信号ＩＦＳＩ12，ＩＦＳＩ21，ＩＦ
ＳＩ22でそれぞれオンにされる複数個のスイッチング素
子例えばｎ型のＭＯＳトランジスタである。
【００１１】次に動作について説明する。全部の出力端
子Ｑ11，Ｑ12，Ｑ21，Ｑ22が“Ｈ”レベルにある状態か
ら１個の出力端子例えばＱ11のみが“Ｌ”レベルに変化
する場合には、第３のトランジスタ４が第２のトランジ
スタ２とＶssの間に接続されてその抵抗が増えたので、
従来の出力回路と比較して“Ｈ”レベルから“Ｌ”レベ
ルへの立ち下がりがゆっくりとなる。このため反射等に
よる出力リンギングを抑圧することができる。
子Ｑ11，Ｑ12，Ｑ21，Ｑ22が“Ｈ”レベルにある状態か
ら１個の出力端子例えばＱ11のみが“Ｌ”レベルに変化
する場合には、第３のトランジスタ４が第２のトランジ
スタ２とＶssの間に接続されてその抵抗が増えたので、
従来の出力回路と比較して“Ｈ”レベルから“Ｌ”レベ
ルへの立ち下がりがゆっくりとなる。このため反射等に
よる出力リンギングを抑圧することができる。
【００１２】また全部の出力端子が同時に“Ｈ”レベル
から“Ｌ”レベルに変化する場合には、第３のトランジ
スタ４と並列に接続された複数個のトランジスタ４−１
〜４−３が出力端子Ｑ11の電圧をＶssに引き抜く系路を
増やしたので、従来の出力回路より短い時間で“Ｌ”レ
ベルになる。
から“Ｌ”レベルに変化する場合には、第３のトランジ
スタ４と並列に接続された複数個のトランジスタ４−１
〜４−３が出力端子Ｑ11の電圧をＶssに引き抜く系路を
増やしたので、従来の出力回路より短い時間で“Ｌ”レ
ベルになる。
【００１３】図２はこの発明の一実施例の出力波形図で
ある。上述したように、全部の出力端子の出力が“Ｈ”
レベルから“Ｌ”レベルに同時に変化する場合の速度
と、１個の出力端子のみの出力が“Ｈ”レベルから
“Ｌ”レベルに変化する場合の速度とがほぼ同じになっ
ていることがわかる。
ある。上述したように、全部の出力端子の出力が“Ｈ”
レベルから“Ｌ”レベルに同時に変化する場合の速度
と、１個の出力端子のみの出力が“Ｈ”レベルから
“Ｌ”レベルに変化する場合の速度とがほぼ同じになっ
ていることがわかる。
【００１４】実施例２．実施例１ではスイッチング素子
１，２，４，４−１〜４−３としてｎ型のＭＯＳトラン
ジスタを用いたが、直流電源や信号の極性を逆にすれば
Ｐ型のＭＯＳトランジスタを用いることもできる。
１，２，４，４−１〜４−３としてｎ型のＭＯＳトラン
ジスタを用いたが、直流電源や信号の極性を逆にすれば
Ｐ型のＭＯＳトランジスタを用いることもできる。
【００１５】実施例３．更に、スイッチング素子はトラ
ンジスタに限ることなく、サイリスタ等を用いても良
い。
ンジスタに限ることなく、サイリスタ等を用いても良
い。
【００１６】
【発明の効果】以上のように、請求項１の発明は、電圧
値の異なる直流電源間で互いに直列に接続された第１、
第２及び第３のスイッチング素子と、前記第１と第２の
スイッチング素子の接続点に接続された出力端子とを備
えているので、複数個の出力端子の組み合わせによる出
力リンギングを抑圧できるという効果を奏する。加え
て、請求項２の発明は、第３のスイッチング素子と並列
に接続され、他の出力回路動作用信号で動作させられる
複数個のスイッチング素子を備えているので、従来より
も短い時間で“Ｌ”レベルに引き抜け、アクセスの遅延
も解消できるという効果を奏する。
値の異なる直流電源間で互いに直列に接続された第１、
第２及び第３のスイッチング素子と、前記第１と第２の
スイッチング素子の接続点に接続された出力端子とを備
えているので、複数個の出力端子の組み合わせによる出
力リンギングを抑圧できるという効果を奏する。加え
て、請求項２の発明は、第３のスイッチング素子と並列
に接続され、他の出力回路動作用信号で動作させられる
複数個のスイッチング素子を備えているので、従来より
も短い時間で“Ｌ”レベルに引き抜け、アクセスの遅延
も解消できるという効果を奏する。
【図１】この発明の一実施例を示す回路図である。
【図２】この発明の一実施例の動作説明用波形図であ
る。
る。
【図３】従来の出力回路を示す回路図である。
【図４】従来の出力回路の動作説明用波形図である。
１ 第１のスイッチング素子 ２ 第２のスイッチング素子 ４ 第３のスイッチング素子 ４−１〜４−３ 複数個のスイッチング素子 Ｑ11 出力端子
Claims (2)
- 【請求項１】 電圧値の異なる直流電源間で互いに直列
に接続された第１、第２及び第３のスイッチング素子
と、 前記第１と第２のスイッチング素子の接続点に接続され
た出力端子と、 を備えたことを特徴とする出力回路。 - 【請求項２】 電圧値の異なる直流電源間で互いに直列
に接続された第１、第２及び第３のスイッチング素子
と、 前記第１と第２のスイッチング素子の接続点に接続され
た出力端子と、 前記第３のスイッチング素子と並列に接続され、他の出
力回路動作用信号で動作させられる複数個のスイッチン
グ素子と、 を備えたことを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21618692A JPH0661828A (ja) | 1992-08-13 | 1992-08-13 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21618692A JPH0661828A (ja) | 1992-08-13 | 1992-08-13 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661828A true JPH0661828A (ja) | 1994-03-04 |
Family
ID=16684641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21618692A Pending JPH0661828A (ja) | 1992-08-13 | 1992-08-13 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661828A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7514963B2 (en) | 2003-06-23 | 2009-04-07 | Rohm Co., Ltd. | Semiconductor integrated circuit device |
-
1992
- 1992-08-13 JP JP21618692A patent/JPH0661828A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7514963B2 (en) | 2003-06-23 | 2009-04-07 | Rohm Co., Ltd. | Semiconductor integrated circuit device |
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