JP2007024884A - 半導体装置、テスト基板、半導体装置のテストシステム及び半導体装置のテスト方法 - Google Patents

Abstract

【課題】半導体装置、テスト基板、半導体装置のテストシステム及び半導体装置のテスト方法を提供する。
【解決手段】第１の速度でテストパターンデータが直列に入力される入力端子と、入力端子と一対一に対応し、第１の速度と異なる第２の速度でテストパターンデータを直列に外部に出力する出力端子と、を含む。これにより、テストのコストを減少させることができ、テストの能率とテスト結果に関する信頼性を高めることができる。
【選択図】図１

Description

本発明は、半導体装置、テスト基板、半導体装置のテストシステム及び半導体装置のテスト方法に係り、より詳しくは、テストの信頼性を向上させた半導体装置、テスト基板、半導体装置のテストシステム及び半導体装置のテスト方法に関するものである。

半導体装置の性能テストは、半導体装置が完成された後、製造工程の中で発生する可能性がある不良の存在有無をチェックするため遂行される。ところで、高速で動作する半導体装置の入力端子及び出力端子をテストするために、テスターはテストパターンデータを高速で提供したり、半導体装置から出力される高速のテストパターンデータを読み出すことができなければならない。従って、半導体装置の動作速度が早くなるようになれば、これをテストするため高速のテスターを購入しなければならないためテストのコストが増加する。これにより、従来においては低速のテスターを用いて高速の半導体装置をテストするためシステム実装方式、ＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）方式、ＳＥＲＤＥＳ（ＳＥＲｉａｌｉｚｅ／ＤＥＳｅｒａｌｉｚｅ）方式などを使用する。

先ず、システム実装方式は、コンピュータのようなシステムに半導体装置を実装し、システムを動作させて半導体装置の性能をテストする方式である。このような方式は、システムを動作させなければならないためテストのコストが増加するようになる。

一方、ＢＩＳＴ方式は、半導体装置内にＢＩＳＴ回路を備えて高速のテストパターンデータをそれ自身で生成し、これを用いて半導体装置の性能をテストする。このような方式はＢＩＳＴ回路が非常に複雑であり、ＢＩＳＴ回路自体に不良がある場合に不良を検出しにくい。

また、ＳＥＲＤＥＳ方式は、半導体装置の多数の入力端子を通じて並列に低速入力されるテストパターンデータを直列に変換することによって、高速のテストパターンデータを生成し、直列の高速テストパターンデータを再び並列に変換して多数の出力端子を通じて出力する方式である。従って、ＳＥＲＤＥＳ方式は一つの入力端子と出力端子の性能をテストするため多数の入力端子と出力端子が要求される。
韓国公開特許第２００３−００４９４８１号

本発明の技術的課題は、テストの信頼性を向上させた半導体装置を提供するところにある。

本発明の他の技術的課題は、テストの信頼性を向上させたテスト基板を提供するところにある。

本発明のさらに他の技術的課題は、テストの信頼性を向上させた半導体装置のテストシステムを提供するところにある。

本発明のさらに他の技術的課題は、テストの信頼性を向上させた半導体装置のテスト方法を提供するところにある。

本発明の技術的課題は、以上で言及した技術的課題に制限されず、言及されないさらに他の技術的課題は、以下の記載から当業者に明確に理解できるものである。

前述した技術的課題を達成するための本発明の一実施形態による半導体装置は、第１の速度でテストパターンデータが直列に入力される入力端子と、入力端子と一対一に対応し、第１の速度と異なる第２の速度でテストパターンデータを直列に出力する出力端子と、を含む。

前述した他の技術的課題を達成するための本発明の一実施形態によるテスト基板は、回路基板と、回路基板上に形成され、低速でテストパターンデータが直列に入力される第１の入力端子と、第１の入力端子と一対一に対応し、テストパターンデータを高速で直列に出力する第１の出力端子を含む高速変換部と、回路基板上に形成され、高速変換部が出力するテストパターンデータが入力されて高速動作する被テスト半導体装置が装着されるソケットと、回路基板上に形成され、被テスト半導体装置が高速で出力したテストパターンデータが直列に入力される第２の入力端子と、第２の入力端子と一対一に対応し、テストパターンデータを低速で直列に出力する第２の出力端子を含む低速変換部と、を含む。

前述したさらに他の技術的課題を達成するための本発明の一実施形態による半導体装置のテストシステムは、低速で動作するテスターと、テスターが低速で提供したテストパターンデータが直列に入力される第１の入力端子と、第１の入力端子と一対一に対応し、入力されたテストパターンデータを高速で直列に出力する第１の出力端子を含む第１の被テスト半導体装置と、第１の被テスト半導体装置が高速で出力したテストパターンデータが直列に入力される第２の入力端子と、第２の入力端子と一対一に対応し、入力されたテストパターンデータを低速で直列にテスターに出力する第２の出力端子を含む第２の被テスト半導体装置と、を含む。

前述したさらに他の技術的課題を達成するための本発明の一実施形態による半導体装置のテスト方法は、第１の速度でテストパターンデータが直列に入力される入力端子と、入力端子と一対一に対応し、第１の速度と異なる第２の速度でテストパターンデータを直列に出力する出力端子を含み、第１のテストモード時、第２の速度は第１の速度より早く、第２のテストモード時、第２の速度は第１の速度より遅い第１及び第２の被テスト半導体装置を提供する段階と、第１のテストモードの第１の被テスト半導体装置の出力端子と第２のテストモードの第２の被テスト半導体装置の入力端子を電気的に連結する段階と、第１のテストモードの第１の被テスト半導体装置の入力端子に低速で直列にテストパターンデータを印加し、第２のテストモードの第２の被テスト半導体装置の出力端子から出力されるテストパターンデータを受信して正常動作可否を判断する段階と、第１のテストモードの第２の被テスト半導体装置の出力端子と第２のテストモードの第１の被テスト半導体装置の入力端子を電気的に連結する段階と、第１のテストモードの第２の被テスト半導体装置の入力端子に低速で直列にテストパターンデータを印加し、第２のテストモードの第１の被テスト半導体装置の出力端子から出力されるテストパターンデータを受信して正常動作可否を判断する段階と、を含む。

その他実施形態の具体的な事項は、詳細な説明及び図面に含まれている。

前述したような半導体装置、テスト基板、半導体装置のテストシステム及び半導体装置のテスト方法によれば、次の通りの効果が一つ或いはそれ以上ある。

一番目に、低速のテスターを用いて高速の半導体装置をテストできる。従って、テストのコストが減少する。

二番目に、別途の複雑な回路を使わないため、使われる回路自体の不良を考慮しなくてもよいため、テスト結果に関する信頼性が高まる。

三番目に、テストパターンデータが入出力するテスト装置の入力端子と出力端子が一対一に対応するため、一つの入力端子及び出力端子をテストするために多数の入力端子及び出力端子を用いない。従って、テストの能率が高まり、テスト結果に関する信頼性が高まる。

本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。

以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。

図１は、本発明の一実施形態による半導体装置を説明するためのブロック図である。

図１を参照すれば、本発明の一実施形態による半導体装置１は、入力端子１００と、速度変換部２００と、出力端子３００と、を含む。

入力端子１００は、外部からノーマルモードでは高速でデータが直列に入力され、テストモードでは第１の速度でテストパターンデータ（ＴＰＤＡＴＡ）が直列に入力される。入力端子１００は、入力ピン（ＤＩＮ）と、入力されるデータ又はテストパターンデータ（ＴＰＤＡＴＡ）をバッファリングする入力受信部１１０を含むことができる。

速度変換部２００は、テストモードでテストパターンデータ（ＴＰＤＡＴＡ）を第１の速度で直列に入力されて、テストパターンデータ（ＴＰＤＡＴＡ）を第２の速度で直列に出力端子３００に提供する。一方、本発明の一実施形態による半導体装置１は、第１の速度より第２の速度が早い第１のテストモードと第１の速度より第２の速度が遅い第２のテストモードを有する。従って、速度変換部２００は第１のテストモードでは、第１の速度より早い第２の速度でテストパターンデータを直列に提供する。ここで、第２の速度が第１の速度よりｎ（但し、ｎは自然数）倍早ければ、テストパターンデータ（ＴＰＤＡＴＡ）をｎ（但し、ｎは自然数）倍反復して提供できる。また、第２のテストモードでは、第１の速度より遅い第２の速度でテストパターンデータを直列に提供する。ここで、第１の速度が第２の速度よりｎ（但し、ｎは自然数）倍早ければ、入力端子１００を通じてｎ（但し、ｎは自然数）倍反復されて提供されたテストパターンデータ（ＴＰＤＡＴＡ）を反復せずに１回のみ提供できる。

このような速度変換部２００は、テスト制御部２１０、第１のスイッチ２２０、第２のスイッチ２３０、第１のクロック提供部２４０、第１のテストパターンデータ貯蔵部２５０、第２のクロック提供部２６０、第２のテストパターンデータ貯蔵部２７０を含むことができる。

テスト制御部２１０は、半導体装置１が第１又は第２のテストモードに進入するかを示す所定のテスト指示信号（ＰＴＥＳＴ０、ＰＴＥＳＴ１）に応答して、第１のスイッチ２２０、第２のスイッチ２３０、第１のクロック提供部２４０、第１のテストパターンデータ貯蔵部２５０、第２のクロック提供部２６０、第２のテストパターンデータ貯蔵部２７０をそれぞれ制御する第１のスイッチング信号（ＳＷ１）、第２のスイッチング信号（ＳＷ２）、第１のクロック提供指示信号（ＰＣＫ１）、第１のロード信号（ＬＯＡＤ＿ＩＮ）、第２のクロック提供指示信号（ＰＣＫ２）、第１のロード信号（ＬＯＡＤ＿ＯＵＴ）を所定のタイミングに合わせて提供する。

例えば、第１及び第２のテスト指示信号（ＰＴＥＳＴ０、ＰＴＥＳＴ１）が全てローレベルである場合には、ノーマルモードであり、第１のテスト指示信号（ＰＴＥＳＴ０）がハイレベルであり、第２のテスト指示信号（ＰＴＥＳＴ１）がローレベルである場合には第１のテストモードである。また、第１のテスト指示信号（ＰＴＥＳＴ０）がローレベルであり、第２のテスト指示信号（ＰＴＥＳＴ１）がハイレベルである場合には第２のテストモードである。前述した内容を表に整理すれば表１の通りである。

第１及び第２のテストモードによる第１及び第２のクロック提供指示信号（ＰＣＫ１、ＰＣＫ２）、第１及び第２のロード信号（ＬＯＡＤ＿ＩＮ、ＬＯＡＤ＿ＯＵＴ）についての詳細な動作タイミングについては図５及び図６を参照して詳細に後述する。

第１のスイッチ２２０は、第１のスイッチング信号（ＳＷ１）に応答して、入力端子１００から入力されるデータ又はテストパターンデータ（ＴＰＤＡＴＡ）を選択的に内部回路４００又は第１のテストパターンデータ貯蔵部２５０に伝達する。すなわち、ノーマルモードではデータを内部回路４００に伝達し、テストモードではテストパターンデータ（ＴＰＤＡＴＡ）を第１のテストパターンデータ貯蔵部２５０に伝達する。

第２のスイッチ２３０は、第２のスイッチング信号（ＳＷ２）に応答して、内部回路４００から出力されるデータ又は第２のテストパターンデータ貯蔵部２７０から出力されるテストパターンデータ（ＴＰＤＡＴＡ）を選択的に出力端子３００に伝達する。すなわち、ノーマルモードではデータを内部回路４００から出力端子３００に伝達し、テストモードではテストパターンデータ（ＴＰＤＡＴＡ）を第２のテストパターンデータ貯蔵部２７０から出力端子３００に伝達する。

このように、テストモードでは、第１及び第２のスイッチ２２０、２３０が活性化されることによって、入力端子１００に入力されたテストパターンデータ（ＴＰＤＡＴＡ）が内部回路を経ずに直ちに出力端子３００に出力されるフィードスルーパスが完成される。従って、本発明の一実施形態による半導体装置１の性能テストでは内部回路による不良を排除できて、半導体装置の入力受信部１１０、出力駆動部３１０の動作による不良のみをテストできる。速度変換部２００は、このようなフィードスルーパス上に形成されて、テストパターンデータ（ＴＰＤＡＴＡ）の入出力速度を変化させる。

第１のクロック提供部２４０は、第１のクロック提供指示信号（ＰＣＫ１）を受信して第１のクロック（ＣＫ１）を提供する。ここで、第１のクロック（ＣＫ１）の速度はテストパターンデータ（ＴＰＤＡＴＡ）が入力される第１の速度と同一であることが好ましい。第１のクロック提供部２４０は位相同期ループ回路（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ；ＰＬＬ）、遅延同期ループ回路（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ；ＤＬＬ）、同期ミラー遅延回路（Ｓｙｎｃｈｒｏｎｏｕｓ Ｍｉｒｒｏｒ Ｄｅｌａｙ；ＳＭＤ）などのようにクロックを提供できる手段であれば何でも可能である。第１のクロック提供部２４０が位相同期ループ回路（ＰＬＬ）である場合を例に挙げて説明すれば、第１のクロック提供指示信号（ＰＣＫ１）は基準クロックであることができ、第１のクロック（ＣＫ１）は基準クロックを用いて生成したクロックでありうる。

第１のテストパターンデータ貯蔵部２５０は、入力端子１００を通じて入力されたテストパターンデータ（ＴＰＤＡＴＡ）を第１の速度の第１のクロック（ＣＫ１）に同期して直列に貯蔵する。続いて、第１のテストパターンデータ貯蔵部２５０は、直列に貯蔵されたテストパターンデータ（ＴＰＤＡＴＡ）を第１のロード信号（ＬＯＡＤ＿ＩＮ）に応答して並列に貯蔵する。第１のテストパターンデータ貯蔵部２５０については図２と一緒に詳細に後述する。

第２のクロック提供部２６０は、第２のクロック提供指示信号（ＰＣＫ２）を受信して第２のクロック（ＣＫ２）を提供する。ここで、第２のクロック（ＣＫ２）の速度はテストパターンデータ（ＴＰＤＡＴＡ）が出力される第２の速度と同一であることが好ましい。第２のクロック提供部２６０は、位相同期ループ回路（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ；ＰＬＬ）、遅延同期ループ回路（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ；ＤＬＬ）、同期ミラー遅延回路（Ｓｙｎｃｈｒｏｎｏｕｓ Ｍｉｒｒｏｒ Ｄｅｌａｙ；ＳＭＤ）などのようなクロックを提供できる手段であれば何でも可能である。

第２のテストパターンデータ貯蔵部２７０は、第１のテストパターンデータ貯蔵部２５０で伝達されたテストパターンデータ（ＴＰＤＡＴＡ）を第２のロード信号（ＬＯＡＤ＿ＯＵＴ）に応答して並列に貯蔵する。次に、第２の速度の第２のクロック（ＣＫ２）に同期して、並列に貯蔵されたテストパターンデータ（ＴＰＤＡＴＡ）を直列に提供する。また、前述したように、第１のテストモードでは第２のロード信号（ＬＯＡＤ＿ＯＵＴ）が反復的に提供されて、テストパターンデータ（ＴＰＤＡＴＡ）をｎ（但し、ｎは自然数）倍反復して提供できる。このような第２のテストパターンデータ貯蔵部２７０については図３と一緒に詳細に後述する。

出力端子３００は、入力端子１００と一対一に対応し、第１の速度と異なる第２の速度でテストパターンデータ（ＴＰＤＡＴＡ）を直列に外部に出力する。出力端子３００は、出力ピン（ＱＯＵＴ）と、出力されるデータ又はテストパターンデータ（ＴＰＤＡＴＡ）をバッファリングする出力駆動部３１０を含むことができる。

図２は、図１の第１のテストパターンデータ貯蔵部の回路図である。本発明の一実施形態では８ビットのテストパターンデータを貯蔵する場合を例に挙げて説明するが、これに制限されない。

図２を参照すれば、第１のテストパターンデータ貯蔵部２５０は、第１の貯蔵部２５２と第２の貯蔵部２５４とを含む。

第１の貯蔵部２５２は、直列に連結された多数のＤフリップフロップ（２５２＿ｉ、ｉ＝１〜８）を含む。詳細に説明すれば、多数のＤフリップフロップ（２５２＿ｉ、ｉ＝１〜８）は、入力端子と出力端子が互いに連結されるが、第１のＤフリップフロップ２５２＿１の入力端子にはテストパターンデータ（ＴＰＤＡＴＡ）が直列に入力される。また、制御端子には第１のクロック（ＣＫ１）が入力される。

第２の貯蔵部２５４は、並列に連結された多数のＤフリップフロップ（２５４＿ｉ、ｉ＝１〜８）を含み、入力端子は第１の貯蔵部２５２の多数のＤフリップフロップ（２５２＿ｉ、ｉ＝１〜８）の出力端子とそれぞれ連結される。また、制御端子には第１のロード信号（ＬＯＡＤ＿ＩＮ）が入力される。

動作を説明すれば、第１の貯蔵部２５２は、第１のクロック（ＣＫ１）に同期して直列にテストパターンデータ（ＴＰＤＡＴＡ）を貯蔵する。詳細に説明すれば、第１のクロック（ＣＫ１）がハイレベルになるとき毎に一番目データ（Ｄ０）は、第１のＤフリップフロップ２５２＿１から第８のＤフリッピフロップ（２５２＿８）まで順次通りシフトされる。二番目データＤ１は、一番目データ（Ｄ０）に沿って、第１のＤフリップフロップ２５２＿１から第７のＤフリップフロップ（２５２＿７）まで順次通りシフトされる。このような方式で８ビットのテストパターンデータ（ＴＰＤＡＴＡ）が貯蔵される。次に、第２の貯蔵部２５４は、第１のロード信号（ＬＯＡＤ＿ＩＮ）に応答して第１の貯蔵部２５２に貯蔵されたテストパターンデータ（ＴＰＤＡＴＡ）を並列に貯蔵する。

図３は、図１の第２のテストパターンデータ貯蔵部の回路図である。本発明の一実施形態では、８ビットのテストパターンデータを貯蔵する場合を例に挙げて説明するが、これに制限されない。

図３を参照すれば、第２のテストパターンデータ貯蔵部２７０は、伝達部２７２と第３の貯蔵部２７４とを含む。

伝達部２７２は、並列に連結された多数のトランスミッションゲート（２７２＿ｉ、ｉ＝１〜８）を含み、第２のロード信号（ＬＯＡＤ＿ＯＵＴ）に応答して、第１のテストパターンデータ貯蔵部（図２の２５０）の第２の貯蔵部（図２の２５４）の出力信号を第３の貯蔵部２７４に伝達する役割を果たす。詳細に説明すれば、多数のトランスミッションゲート（２７２＿ｉ、ｉ＝１〜８）は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタがゲート対ゲート、ソース対ソースに連結される。また、第２のロード信号（ＬＯＡＤ＿ＯＵＴ）の反転信号がＰＭＯＳトランジスタに提供され、第２のロード信号（ＬＯＡＤ＿ＯＵＴ）はＮＭＯＳトランジスタに提供される。従って、多数のトランスミッションゲート（２７２＿ｉ、ｉ＝１〜８）は、第２のロード信号（ＬＯＡＤ＿ＯＵＴ）がハイレベルであるとき第２の貯蔵部２５４の出力信号を伝達する。

第３の貯蔵部２７４は、並列に連結された多数のＤフリップフロップ（２７４＿ｉ、ｉ＝１〜８）を含み、多数のＤフリップフロップ（２７４＿ｉ、ｉ＝１〜８）の入力端子は伝達部２７２の多数のトランスミッションゲート（２７２＿ｉ、ｉ＝１〜８）の出力端子とそれぞれ連結される。また、制御端子には第１のクロック（ＣＫ１）が入力される。

動作を説明すれば、伝達部２７２は、第２の貯蔵部２５４に並列に貯蔵されたテストパターンデータ（ＴＰＤＡＴＡ）を第２のロード信号（ＬＯＡＤ＿ＯＵＴ）に応答して第３の貯蔵部２７４に伝達する。第３の貯蔵部２７４に並列に貯蔵されたテストパターンデータ（ＴＰＤＡＴＡ）は第２のクロック（ＣＫ２）に同期して直列に出力する。例えば、第２のクロックがハイレベルになるとき毎に、８番目データ（Ｄ７）は第１のＤフリップフロップ（２７４＿１）から第８のＤフリップフロップ（２７４＿８）まで順次通りシフトされて出力される。

図４は、図１の第１のクロック提供部を説明するためのブロック図である。クロック提供部は、位相同期ループ回路（ＰＬＬ）を例に挙げて説明するが、これに制限されるものではない。また、第１のクロック提供部を代表的に記述するが、第２のクロック提供部にも同一に適用できる。

図４を参照すれば、第１のクロック提供部２４０は、位相比較部２４２、チャージポンプ２４４、ループフィルター２４６、電圧制御発進部２４８、分周器２４９を含む。

位相比較部２４２は、第１のクロック提供指示信号（ＣＫ１）に提供された基準クロックと比較クロック（ＤＣＫ１）の位相差を検出する。従って、位相比較部２４２は、比較クロック（ＤＣＫ１）の位相が第１のクロック提供指示信号（ＣＫ１）の位相より遅延される場合には位相アップ信号（ＵＰ）を提供し、比較クロック（ＤＣＫ１）の位相が第１のクロック提供指示信号（ＣＫ１）の位相より先行する場合には位相ダウン信号（ＤＯＷＮ）を提供する。

チャージポンプ２４４は、位相アップ信号（ＵＰ）を受信してループフィルター２４６を充電させ、位相ダウン信号（ＤＯＷＮ）を受信してループフィルター２４６を放電させる。ループフィルター２４６は、チャージポンプ２４４から出力された充電及び放電電流によって、電圧制御発進部２４８を目標周波数に発振させる制御電圧（ＶＣ）を提供する。電圧制御発進部２４８は、制御電圧（ＶＣ）に対応する周波数を有する発振出力信号、すなわち第１のクロック（ＣＫ１）を提供する。分周器２４９は、第１のクロック（ＣＫ１）の周波数を分割して位相比較部２４２に比較クロック（ＤＣＫ１）として提供する。

以下で、図１〜図５を参照して、本発明の一実施形態による半導体装置１の第１のテストモード動作を説明する。前述したように、第１のテストモードで半導体装置１は、第１の速度で直列に入力されたテストパターンデータ（ＴＰＤＡＴＡ）を第１の速度よりさらに早い第２の速度で直列に出力する。

第２のテスト指示信号（ＰＴＥＳＴ１）がローレベルであり、第１のテスト指示信号（ＰＴＥＳＴ０）がハイレベルになれば、半導体装置１は、第１のテストモードに進入するようになる。従って、テスト制御部２１０はハイレベルの第１のスイッチング信号（ＳＷ１）を第１のスイッチ２２０に提供し、第１のスイッチ２２０は第１の速度で直列に入力されるテストパターンデータ（ＴＰＤＡＴＡ）を第１のテストパターンデータ貯蔵部２５０に伝達する。

次に、テスト制御部２１０は、第１及び第２のクロック提供指示信号（ＰＣＫ１、ＰＣＫ２）を第１及び第２のクロック提供部２４０、２６０に提供し、第１及び第２のクロック提供部２４０、２６０はそれぞれ第１及び第２のクロック（ＣＫ１、ＣＫ２）を提供する。例えば、第１のクロック提供部２４０は、図５に示すように、基準クロックである第１のクロック提供指示信号（ＰＣＫ１）の周波数の４倍の周波数を有する第１のクロック（ＣＫ１）を提供し、第２のクロック提供部２６０は基準クロックである第２のクロック提供指示信号（ＰＣＫ２）の周波数の８倍の周波数を有する第２のクロック（ＣＫ２）を提供できる。ここで、第１のクロック（ＣＫ１）の速度はテストパターンデータ（ＴＰＤＡＴＡ）の入力速度である第１の速度と同一であり、第２のクロック（ＣＫ２）の速度はテストパターンデータ（ＴＰＤＡＴＡ）の出力速度である第２の速度と同一である。

その後、第１のテストパターンデータ貯蔵部２５０の第１の貯蔵部２５２は、テストパターンデータ（ＴＰＤＡＴＡ）を第１のクロック（ＣＫ１）に同期して直列に貯蔵する。次に、テストパターンデータ（ＴＰＤＡＴＡ）が第１の貯蔵部２５２に直列に貯蔵されれば、テスト制御部２１０は、ハイレベルの第１のロード信号（ＬＯＡＤ＿ＩＮ）を第１のテストパターンデータ貯蔵部２５０の第２の貯蔵部２５４に提供し、第２の貯蔵部２５４はテストパターンデータ（ＴＰＤＡＴＡ）を再び並列に貯蔵する。

一方、テスト制御部２１０は、ハイレベルの第２のスイッチング信号（ＳＷ２）を第２のスイッチ２３０に提供して、入力端子１００に入力されたテストパターンデータ（ＴＰＤＡＴＡ）が内部回路４００を経ずに再び出力端子３００に出力されるフィードスルーパスが完成される。本発明の一実施形態で第２のスイッチング信号（ＳＷ２）は、第１のスイッチング信号（ＳＷ１）が所定時間遅延された後ハイレベルに転移されたが、これに限定されるものではない。例えば、第２のスイッチング信号（ＳＷ２）は、第１のスイッチング信号（ＳＷ１）と同時にハイレベルに転移されても良い。

また、第２の貯蔵部２５４にテストパターンデータ（ＴＰＤＡＴＡ）が並列に貯蔵された後、テスト制御部２１０はハイレベルの第２のロード信号（ＬＯＡＤ＿ＯＵＴ）を第２のテストパターンデータ貯蔵部２７０に提供し、第２のテストパターンデータ貯蔵部２７０の伝達部２７２は第１のテストパターンデータ貯蔵部２５０に貯蔵されたテストパターンデータ（ＴＰＤＡＴＡ）を並列に第３の貯蔵部２７４に伝達する。

次に、第２のテストパターンデータ貯蔵部２７０の第３の貯蔵部２７４は、テストパターンデータ（ＴＰＤＡＴＡ）を第２のクロック（ＣＫ２）に同期して直列に第２のスイッチ２３０に提供する。ここで、第２の速度の第２のクロックが第１の速度の第１のクロックよりｎ（但し、ｎは自然数）倍早ければ、テストパターンデータ（ＴＰＤＡＴＡ）が入力端子１００に入力される速度よりｎ（但し、ｎは自然数）倍早く出力端子３００に出力される。このような場合、テストパターンデータ（ＴＰＤＡＴＡ）をｎ（但し、ｎは自然数）回反復して出力する。また、ｎ（ｎは自然数）回反復して出力する方式としては多様な方式があり得るが、本発明の一実施形態では、第２のロード信号（ＬＯＡＤ＿ＯＵＴ）を順次にｎ（ｎは自然数）回反復して提供することによってテストパターンデータ（ＴＰＤＡＴＡ）をｎ（但し、ｎは自然数）回反復出力する。

例えば、図５に示すように、第２のクロック（ＣＫ２）が第１のクロックより８倍早い場合、第２のロード信号（ＬＯＡＤ＿ＯＵＴ）が８回連続的にハイレベルになる。第２のロード信号（ＬＯＡＤ＿ＯＵＴ）がハイレベルになるとき毎に第２のテストパターンデータ貯蔵部２７０の第３の貯蔵部２７４にテストパターンデータが貯蔵され、貯蔵されたテストパターンデータ（ＴＰＤＡＴＡ）が第２のクロック（ＣＫ２）に同期して出力されるため、テストパターンデータ（ＴＰＤＡＴＡ）を８回反復して出力できる。

以下で、図１〜図４、図６を参照して、本発明の一実施形態による半導体装置の第２のテストモード動作を説明する。前述したように、第２のテストモードで半導体装置１は、第１の速度で直列に入力されたテストパターンデータ（ＴＰＤＡＴＡ）を第１の速度よりさらに遅い第２の速度で直列に出力する。

第１のテスト指示信号（ＰＴＥＳＴ０）がローレベルであり、第２のテスト指示信号（ＰＴＥＳＴ１）がハイレベルになれば、半導体装置１は第２のテストモードに進入するようになる。従って、テスト制御部２１０は、ハイレベルの第１のスイッチング信号（ＳＷ１）を第１のスイッチ２２０に提供し、第１のスイッチ２２０は第１の速度で直列に入力されるテストパターンデータ（ＴＰＤＡＴＡ）を第１のテストパターンデータ貯蔵部２５０に伝達する。ところで、第１の速度が第２の速度よりｎ（但し、ｎは自然数）倍早い場合には同一なテストパターンデータ（ＴＰＤＡＴＡ）がｎ（但し、ｎは自然数）回反復して入力される。

次に、テスト制御部２１０は、第１及び第２のクロック提供指示信号（ＰＣＫ１、ＰＣＫ２）を第１及び第２のクロック提供部２４０、２６０に提供し、第１及び第２のクロック提供部２４０、２６０はそれぞれ第１及び第２のクロック（ＣＫ１、ＣＫ２）を提供する。例えば、第１のクロック提供部２４０は、図５に示すように、基準クロックである第１のクロック提供指示信号（ＰＣＫ１）の周波数の８倍の周波数を有する第１のクロック（ＣＫ１）を提供し、第２のクロック提供部２６０は基準クロックである第２のクロック提供指示信号（ＰＣＫ２）の周波数の４倍の周波数を有する第２のクロック（ＣＫ２）を提供することができる。

その後、第１のテストパターンデータ貯蔵部２５０の第１の貯蔵部２５２は、テストパターンデータ（ＴＰＤＡＴＡ）を第１のクロック（ＣＫ１）に同期して直列に貯蔵する。ところで、入力端子１００には、テストパターンデータ（ＴＰＤＡＴＡ）が ｎ（但し、ｎは自然数）回反復して入力されるが、第１の貯蔵部２５２は８個のＤフリップフロップ（２５２＿ｉ、ｉ＝１〜８）から構成されているため最後に入力された８ビットのテストパターンデータ（ＴＰＤＡＴＡ）のみ残ることができる。

従って、最後に入力されたテストパターンデータ（ＴＰＤＡＴＡ）が第１の貯蔵部２５２に直列に貯蔵されれば、テスト制御部２１０はハイレベルの第１のロード信号（ＬＯＡＤ＿ＩＮ）を第１のテストパターンデータ貯蔵部２５０の第２の貯蔵部２５４に提供し、第２の貯蔵部２５４はテストパターンデータ（ＴＰＤＡＴＡ）を並列に貯蔵する。

一方、テスト制御部２１０は、ハイレベルの第２のスイッチング信号（ＳＷ２）を第２のスイッチ２３０に提供して、入力端子１００に入力されたテストパターンデータ（ＴＰＤＡＴＡ）が内部回路４００を経ずに直ちに出力端子３００に出力されるフィードスルーパスが完成される。

また、第２の貯蔵部２５４にテストパターンデータ（ＴＰＤＡＴＡ）が並列に貯蔵された後、テスト制御部２１０はハイレベルの第２のロード信号（ＬＯＡＤ＿ＯＵＴ）を第２のテストパターンデータ貯蔵部２７０に提供し、第２のテストパターンデータ貯蔵部２７０の伝達部２７２は、第１のテストパターンデータ貯蔵部２５０に貯蔵されたテストパターンデータ（ＴＰＤＡＴＡ）を並列に第３の貯蔵部２７４に伝達して貯蔵する。

次に、第２のテストパターンデータ貯蔵部２７０の第３の貯蔵部２７４はテストパターンデータ（ＴＰＤＡＴＡ）を第２のクロック（ＣＫ２）に同期して直列に第２のスイッチ２３０に提供する。

結果的に、第２のテストモードで、テストパターンデータ（ＴＰＤＡＴＡ）は、入力端子１００にｎ回反復されて入力されるが、出力端子３００では反復されず出力される。

図７は、本発明の他の実施形態による半導体装置を説明するためのブロック図である。図１と実質的に同一な構成要素については同一な図面符号を使用し、当該構成要素についての詳細な説明は省略する。

図７を参照すれば、本発明の他の実施形態による半導体装置２は、多数の入力端子（１００＿ｉ、ｉ＝１〜８）、速度変換部２０１、多数の出力端子（３００＿ｉ、ｉ＝１〜８）を含む。

多数の入力端子（１００＿ｉ、ｉ＝１〜８）と多数の出力端子（３００＿ｉ、ｉ＝１〜８）は一対一に対応し、各入力端子（１００＿ｉ、ｉ＝１〜８）に第１の速度で入力されたテストパターンデータ（ＴＰＤＡＴＡ）は、対応する出力端子（３００＿ｉ、ｉ＝１〜８）に第１の速度と異なる第２の速度で出力される。また、各入力端子（１００＿ｉ、ｉ＝１〜８）に入力されたテストパターンデータ（ＴＰＤＡＴＡ）は、内部回路（図示せず）を経ずに、各入力端子（１００＿ｉ、ｉ＝１〜８）と各出力端子（３００＿ｉ、ｉ＝１〜８）を連結するフィードスルーパスを通じて、出力端子（１００＿ｉ、ｉ＝１〜８）に提供される。

速度変換部２０１は、多数の入力端子（１００＿ｉ、ｉ＝１〜８）に対応して第１のテストパターンデータ貯蔵部（２５０＿ｉ、ｉ＝１〜８）が備えられ、多数の出力端子（３００＿ｉ、ｉ＝１〜８）に対応して第２のテストパターンデータ貯蔵部（２７０＿ｉ、ｉ＝１〜８）が備えられる。また、テスト制御部２１０、第１のクロック提供部２４０及び第２のクロック提供部２６０は、多数の入力端子及び出力端子に共通的に設けられることができるが、これに制限されるものではない。例えば、テスト制御部２１０、第１のクロック提供部２４０及び第２のクロック提供部２６０もまた多数の入力端子（１００＿ｉ、ｉ＝１〜８）と出力端子（３００＿ｉ、ｉ＝１〜８）にそれぞれ設けられることができる。また、説明の便宜のため第１及び第２のスイッチの図示を省略する。

また、図７では、８個の入力端子（１００＿ｉ、ｉ＝１〜８）と８個の出力端子（３００＿ｉ、ｉ＝１〜８）を例に挙げて示したが、１６個の入力端子と１６個の出力端子などに拡大適用できることは自明である。

図８は、本発明の一実施形態による半導体装置のテスト基板を説明するためのブロック図である。図１と実質的に同一な構成要素については同一な図面符号を使用し、当該構成要素についての詳細な説明は省略する。

図８を参照すれば、本発明の一実施形態による半導体装置のテスト基板１０は、回路基板５００、高速変換部２０２、ソケット５１０、低速変換部２０３を含む。

回路基板５００は、一面に高速変換部２０２、ソケット５１０、低速変換部２０３などが備えられる。特に、高速の被テスト半導体装置（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ；ＤＵＴ）３をテストするので、回路基板５００に形成された信号ラインは、信号充実度が高く、低いインピーダンスを有することが好ましい。例えば、信号ラインの形態はストリップライン又はマイクロストリップでありうる。

また、回路基板５００は、印刷回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ；ＰＣＢ）、ＦＰＣＢ（Ｆｌｅｘｉｂｌｅ ＰＣＢ）、ＦＲＰＣＢ（Ｆｌｅｘｉｂｌｅ Ｒｉｇｉｄ ＰＣＢ）、セラミック基板などであり得るが、これに制限されるものではない。また、回路基板５００はパッケージ基板、マルチチップモジュール用基板、一般マザーボードなどであり得るが、これに制限されるものではない。

高速変換部２０２は、テスター（図示せず）で提供した低速のテストパターンデータ（ＴＰＤＡＴＡ）が直列に入力される第１の入力端子１０１と、第１の入力端子１０１と一対一に対応し、テストパターンデータ（ＴＰＤＡＴＡ）を高速で直列に出力する第１の出力端子３０１を含む。

高速変換部２０２は、前述した第１のテストモードの速度変換部（図１の２００）と実質的に同一である。すなわち、高速は低速よりｎ（但し、ｎは自然数）倍早い場合、高速変換部２０２の第１の出力端子３０１は、第１の入力端子１０１に入力されたテストパターンデータ（ＴＰＤＡＴＡ）をｎ回反復して出力する。

また、高速変換部２０２は、第１のテスト制御部２１０ａ、第１のクロック提供部２４０ａ、第１のテストパターンデータ貯蔵部２５０ａ、第２のクロック提供部２６０ａ、第２のテストパターンデータ貯蔵部２７０ａを含む。詳細に説明すれば、第１のテスト制御部２１０ａは、所定のテスト指示信号（ＰＴＥＳＴ２）に応答してイネーブルされて、第１のクロック提供指示信号（ＰＣＫ１）、第１のロード信号（ＬＯＡＤ＿ＩＮ１）、第２のクロック提供指示信号（ＰＣＫ２）、第１のロード信号（ＬＯＡＤ＿ＯＵＴ１）を所定のタイミングに合わせて提供する。一方、第１のクロック提供部２４０ａは、第１のクロック提供指示信号（ＰＣＫ１）を受信して第１のクロック（ＣＫ１）を提供する。第１のテストパターンデータ貯蔵部２５０ａは低速で直列に入力されるテストパターンデータ（ＴＰＤＡＴＡ）を第１のクロック（ＣＫ１）に同期して直列に貯蔵し、第１のロード信号（ＬＯＡＤ＿ＩＮ１）に応答してテストパターンデータ（ＴＰＤＡＴＡ）を並列に貯蔵する。一方、第２のクロック提供部２６０ａは、第２のクロック提供指示信号（ＰＣＫ２）を受信して第２のクロック（ＣＫ２）を提供する。第２のテストパターンデータ貯蔵部２７０ａは、第２のロード信号（ＬＯＡＤ＿ＯＵＴ１）に応答して第１のテストパターンデータ貯蔵部２５０に貯蔵されたテストパターンデータ（ＴＰＤＡＴＡ）が伝達され、第２のクロック（ＣＫ２）に同期して直列に出力する。特に、第２のテストパターンデータ貯蔵部２７０ａは第２のロード信号（ＬＯＡＤ＿ＯＵＴ１）はｎ回反復提供されてテストパターンデータ（ＴＰＤＡＴＡ）がｎ回反復伝達され、従ってテストパターンデータ（ＴＰＤＡＴＡ）を第２のクロック（ＣＫ２）に同期してｎ回反復出力するようになる。

ソケット５１０は、高速動作する被テスト半導体装置３が装着される。従って、ｎ回反復出力されたテストパターンデータ（ＴＰＤＡＴＡ）が高速で入力されて、高速でｎ回反復出力するようになる。ここで、被テスト半導体装置３は、第２の入力端子１００、第２の出力端子３００、及び内部回路を経ずに第２の入力端子１００と第２の出力端子３００とを電気的に連結するフィードスルーパス２９０を備える。従って、被テスト半導体装置３の性能テストでは、内部回路による不良を排除できて、半導体装置の入力受信部１１０、出力駆動部３１０の動作による不良のみをテストできる。

低速変換部２０３は、被テスト半導体装置３が高速で出力したテストパターンデータ（ＴＰＤＡＴＡ）が直列に入力される第３の入力端子１０２と、第３の入力端子１０２と一対一に対応し、テストパターンデータ（ＴＰＤＡＴＡ）を低速で直列に出力する第３の出力端子３０２を含む。

低速変換部２０３は、前述した第２のテストモードの速度変換部（図１の２００）と実質的に同一である。すなわち、高速は低速よりｎ（但し、ｎは自然数）倍早く、低速変換部２０３の第３の出力端子３０２は第３の入力端子１０２にｎ回反復されて入力されたテストパターンデータ（ＴＰＤＡＴＡ）を反復せずに出力する。また、低速変換部２０３は、第２のテスト制御部２１０ｂ、第３のクロック提供部２４０ｂ、第３のテストパターンデータ貯蔵部２５０ｂ、第４のクロック提供部２６０ｂ、第４のテストパターンデータ貯蔵部２７０ｂを含む。

図９は、本発明の一実施形態による半導体装置のテストシステムを説明するためのブロック図である。

図９を参照すれば、本発明の一実施形態による半導体装置のテストシステム２０は、制御コンピュータ６００と、テスター７００と、第１の被テスト半導体装置（１ａ）と、第２の被テスト半導体装置（１ｂ）と、を含む。

制御コンピュータ６００は、テスター７００を制御する役割を果たす。すなわち、制御コンピュータ６００は、テスター７００を制御するための制御信号（ＣＴＲ）を提供し、テストパターンデータ（ＴＰＤＡＴＡ）を生成するための多数のデータ（ＤＡＴＡ）をテスター７００にローディングする。制御コンピュータ６００は、ワークステーションのような高性能コンピュータであることができ、キーボード、ビデオディスプレイターミナル、ディスク６１０のようなバルクストレージを含むことができる。

テスター７００は、テストパターンデータ発生器７１０、フォーマッタ７２０を含む。

テストパターンデータ発生器７１０は、制御部７１２、制御ビット貯蔵部７１４、データビット貯蔵部７１６を含む。制御部７１２は、制御コンピュータ６００の制御信号（ＣＴＲ）が印加されて第１及び第２のアドレス信号（ＡＤＤＲ１、ＡＤＤＲ２）を発生させる。制御ビット貯蔵部７１４は、受信される第１のアドレス信号（ＡＤＤＲ１）に対応する制御ビット（ＣＢ）を出力する。データビット貯蔵部７１６は、受信される第２のアドレス信号（ＡＤＤＲ２）に対応するデータビット（ＤＢ）を出力する。

フォーマッタ７２０は、制御ビット（ＣＢ）を受信して、所定の形態でテスト指示信号（ＰＴＥＳＴ０、ＰＴＥＳＴ１）を生成して第１及び第２の被テスト半導体装置（１ａ、１ｂ）にそれぞれ提供する。すなわち、第１の被テスト半導体装置（１ａ）は、ハイレベルの第１のテスト指示信号（ＰＴＥＳＴ０）と、ローレベルの第２のテスト指示信号（ＰＴＥＳＴ１）を受信して第１のテストモードになる。従って、第１の被テスト半導体装置（１ａ）の第１の入力端子１００ａは、テスター７００からテストパターンデータ（ＴＰＤＡＴＡ）が低速で直列に入力され、第１の出力端子３００ａは第１の入力端子１００ａと一対一に対応し、入力されたテストパターンデータ（ＴＰＤＡＴＡ）を高速で直列に出力する。

また、第２の被テスト半導体装置（１ｂ）は、ローレベルの第１のテスト指示信号（ＰＴＥＳＴ０）と、ハイレベルの第２のテスト指示信号（ＰＴＥＳＴ１）を受信して第２のテストモードになる。従って、第２の被テスト半導体装置（１ｂ）の第１の入力端子１００ｂは、第１の被テスト半導体装置（１ａ）から高速で直列に入力され、第１の出力端子３００ｂは、第１の入力端子１００ｂと一対一に対応して入力されたテストパターンデータ（ＴＰＤＡＴＡ）を低速で直列に出力する。

また、フォーマッタ７２０は、データビット（ＤＢ）を受信して、所定の形態でテストパターンデータ（ＴＰＤＡＴＡ）を生成して第１の被テスト半導体装置（１ａ）に提供する。また、フォーマッタ７２０は、第２の被テスト半導体装置（１ｂ）から出力されるテストパターンデータ（ＴＰＤＡＴＡ）を受信して、第１の被テスト半導体装置（１ａ）に提供したテストパターンデータ（ＴＰＤＡＴＡ）を比較する。その後、フォーマッタ７２０は、比較結果に基づいて結果信号（ＲＳＴ）を制御コンピュータ６００に提供する。但し、このような比較過程は、フォーマッタ７２０で進行されず、別途の故障処理部（図示せず）を備えて比較してもよい。

以下で、図９及び図１０を参照して本発明の一実施形態による半導体装置のテスト方法を説明する。

図９及び図１０を参照すると、先ず第１及び第２の被テスト半導体装置（１ａ、１ｂ）が提供される（Ｓ８１０）。

ここで、第１及び第２の被テスト半導体装置（１ａ、１ｂ）はそれぞれ第１の速度でテストパターンデータ（ＴＰＤＡＴＡ）が直列に入力される第１及び第２の入力端子１００ａ、１００ｂ）と、第１及び第２の入力端子（１００ａ、１００ｂ）とそれぞれ一対一に対応し、第１の速度と異なる第２の速度でテストパターンデータ（ＴＰＤＡＴＡ）を直列に外部に出力する第１及び第２の出力端子（３００ａ、３００ｂ）を含む。第１及び第２の被テスト半導体装置（１ａ、１ｂ）はそれぞれ第１の速度より第２の速度が早い第１のテストモードと、第１の速度より第２の速度が遅い第２のテストモードとを有する。

第１のテストモードの第１の被テスト半導体装置（１ａ）の第１の出力端子（３００ａ）と、第２のテストモードの第２の被テスト半導体装置（１ｂ）の第２の入力端子（１００ｂ）と、を電気的に連結する（Ｓ８２０）。

次に、第１のテストモードの第１の被テスト半導体装置（１ａ）の第１の入力端子（１００ａ）に低速で直列にテストパターンデータを印加し、第２のテストモードの第２の被テスト半導体装置（１ｂ）の第２の出力端子（３００ｂ）から出力されるテストパターンデータ（ＴＰＤＡＴＡ）を受信して正常動作可否を判断する（Ｓ８３０）。

詳細に説明すれば、テスター７００は、低速で動作し、第１及び第２の被テスト半導体装置（１ａ、１ｂ）は高速で動作するので、第１の被テスト半導体装置（１ａ）は第１のテストモードであり、第２の被テスト半導体装置（１ｂ）は第２のテストモードでなければならない。このような方式で欠陥があるか可否を判断すれば、第１の被テスト半導体装置（１ａ）の第１の出力端子（３００ａ）、及び第２の被テスト半導体装置（１ｂ）の第２の入力端子（１００ｂ）が、高速で正常動作するか可否を判断できる。

その次に、第１のテストモードの第２の被テスト半導体装置（１ｂ）の第２の出力端子（３００ｂ）と第２のテストモードの第１の被テスト半導体装置（１ａ）の第１の入力端子（１００ａ）とを電気的に連結する（Ｓ８４０）。

詳細に説明すれば、第１の被テスト半導体装置（１ａ）と第２の被テスト半導体装置（１ｂ）の位置を変えて連結する。その後、第１及び第２の被テスト半導体装置（１ａ、１ｂ）にそれぞれ所定のテスト指示信号（ＰＴＥＳＴ０、ＰＴＥＳＴ１）を提供して、第２の被テスト半導体装置（１ｂ）を第１のテストモードに変換し、第１の被テスト半導体装置（１ａ）を第２のテストモードに変換する。

その後、第１のテストモードの第２の被テスト半導体装置（１ｂ）の第２の入力端子（１００ｂ）に低速で直列にテストパターンデータ（ＴＰＤＡＴＡ）を印加し、第２のテストモードの第１の被テスト半導体装置（１ａ）の第１の出力端子（３００ａ）から出力されるテストパターンデータを受信して正常動作可否を判断する（Ｓ８５０）。

詳細に説明すれば、テスター７００は低速で動作し、第１及び第２の被テスト半導体装置（１ａ、１ｂ）は高速で動作するので、第２の被テスト半導体装置（１ｂ）は第１のテストモードであり、第１の被テスト半導体装置（１ａ）は第２のテストモードでなければならない。このような方式で欠陥があるか可否を判断すれば、第２の被テスト半導体装置（１ｂ）の第２の出力端子（３００ｂ）、及び第１の被テスト半導体装置（１ａ）の第１の入力端子（１００ａ）が、高速で正常動作するか可否を判断できる。従って、このように２回のテスト過程を通じて第１及び第２の被テスト半導体装置（１ａ、１ｂ）の第１及び第２の入力端子（１００ａ、１００ｂ）と第１及び第２の出力端子（３００ａ、３００ｂ）の正常動作可否を全て判断できる。

以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。

本発明の半導体装置は、高集積回路半導体素子、プロセッサ、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）素子、光電子素子、ディスプレイ素子などの微細電子素子でありうる。特に、本発明の半導体装置は高速特性が要求されるＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＣＰＵとＤＳＰの組み合わせ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ロジック素子などにさらに有用なものである。但し、前述した半導体装置が適用される素子は例示的なものに過ぎない。

本発明の一実施形態による半導体装置を説明するためのブロック図である。 図１の第１のテストパターンデータ貯蔵部の回路図である。 図１の第２のテストパターンデータ貯蔵部の回路図である。 図１の第１のクロック提供部を説明するためのブロック図である。 本発明の一実施形態による半導体装置の第１のテストモード動作を説明するためのタイミング図である。 本発明の一実施形態による半導体装置の第２のテストモード動作を説明するためのタイミング図である。 本発明の他の実施形態による半導体装置を説明するためのブロック図である。 本発明の一実施形態による半導体装置のテスト基板を説明するためのブロック図である。 本発明の一実施形態による半導体装置のテストシステムを説明するためのブロック図である。 本発明の一実施形態による半導体装置のテスト方法を説明するためのフローチャートである。

符号の説明

１、２：半導体装置
１００：入力端子
１１０：入力受信部
２００：速度変換部
２１０：テスト制御部
２２０：第１のスイッチ
２３０：第２のスイッチ
２４０：第１のクロック提供部
２５０：第１のテストパターンデータ貯蔵部
２６０：第２のクロック提供部
２７０：第２のテストパターンデータ貯蔵部
３００：出力端子
３１０：出力駆動部
６００：制御コンピュータ
７００：テスター
７１０：テストパターンデータ発生器
７２０：フォーマッタ

Claims (27)

1. 第１の速度でテストパターンデータが直列に入力される入力端子；および
   前記入力端子と一対一に対応し、前記第１の速度と異なる第２の速度で前記テストパターンデータを直列に出力する出力端子；
   を含むことを特徴とする半導体装置。
2. 第１のテストモード時、前記第２の速度は前記第１の速度より早く、第２のテストモード時、前記第２の速度は前記第１の速度より遅いことを特徴とする請求項１に記載の半導体装置。
3. 前記第２の速度は、前記第１の速度よりｎ（但し、ｎは自然数）倍早く、前記出力端子は前記入力端子に入力されたテストパターンデータをｎ回反復して出力することを特徴とする請求項１に記載の半導体装置。
4. 前記第１の速度は、前記第２の速度よりｎ（但し、ｎは自然数）倍早く、前記出力端子は前記入力端子にｎ回反復されて入力されたテストパターンデータを反復せずに出力することを特徴とする請求項１に記載の半導体装置。
5. 内部回路を経ずに前記入力端子と前記出力端子とを電気的に連結するフィードスルーパスを含み、前記テストパターンデータは前記フィードスルーパスを通じて伝達されることを特徴とする請求項１に記載の半導体装置。
6. 前記フィードスルーパス上に設けられ、前記入力端子からテストパターンデータが入力され、前記テストパターンデータを前記第２の速度で直列に出力端子に提供する速度変換部をさらに含むことを特徴とする請求項５に記載の半導体装置。
7. 前記速度変換部は、
   前記テストパターンデータを第１の速度の第１のクロックに同期して直列に貯蔵する第１のテストパターンデータ貯蔵部と、
   前記第１のテストパターンデータ貯蔵部に貯蔵されたテストパターンデータを受信して貯蔵し、前記貯蔵されたテストパターンデータを第２の速度の第２のクロックに同期して直列に提供する第２のテストパターンデータ貯蔵部とを含むことを特徴とする請求項６に記載の半導体装置。
8. 前記第１のテストパターンデータ貯蔵部は、直列に貯蔵されたテストパターンデータを第１のロード信号に応答して並列に貯蔵することを特徴とする請求項７に記載の半導体装置。
9. 前記第２のテストパターンデータ貯蔵部は、前記第１のテストパターンデータ貯蔵部で貯蔵されたテストパターンデータを第２のロード信号に応答して並列に貯蔵することを特徴とする請求項８に記載の半導体装置。
10. 前記速度変換部は、
    テスト指示信号に応答して、所定のタイミングに合わせて第１及び第２のクロック提供指示信号、第１及び第２のロード信号を提供するテスト制御部と、
    前記第１のクロック提供指示信号を受信して第１のクロックを提供する第１のクロック提供部と、
    前記第１のクロックに同期して前記入力端子から入力された前記テストパターンデータを直列に貯蔵し、前記直列に貯蔵されたテストパターンデータを第１のロード信号に応答して並列に貯蔵する第１のテストパターンデータ貯蔵部と、
    前記第２のクロック提供指示信号を受信して第２のクロックを提供する第２のクロック提供部と、
    前記第１のテストパターンデータ貯蔵部から伝達されたテストパターンデータを第２のロード信号に応答して並列に貯蔵し、前記第２のクロックに同期して前記貯蔵されたテストパターンデータを直列に提供する第２のテストパターンデータ貯蔵部と、
    を含むことを特徴とする請求項６に記載の半導体装置。
11. 回路基板；
    前記回路基板上に形成され、低速でテストパターンデータが直列に入力される第１の入力端子と、前記第１の入力端子と一対一に対応し、前記テストパターンデータを高速で直列に出力する第１の出力端子を含む高速変換部；
    前記回路基板上に形成され、前記高速変換部が出力するテストパターンデータが入力されて高速動作する被テスト半導体装置が装着されるソケット；および
    前記回路基板上に形成され、前記被テスト半導体装置が高速で出力したテストパターンデータが直列に入力される第２の入力端子と、前記第２の入力端子と一対一に対応し、前記テストパターンデータを低速で直列に出力する第２の出力端子を含む低速変換部；
    を含むことを特徴とする半導体装置のテスト基板。
12. 前記高速は、前記低速よりｎ（但し、ｎは自然数）倍早く、前記高速変換部の第１の出力端子は前記高速変換部の第１の入力端子に入力されたテストパターンデータをｎ回反復して出力することを特徴とする請求項１１に記載の半導体装置のテスト基板。
13. 前記高速は、前記低速よりｎ（但し、ｎは自然数）倍早く、前記低速変換部の第２の出力端子は前記低速変換部の第２の入力端子にｎ回反復されて入力されたテストパターンデータを反復せずに出力することを特徴とする請求項１１に記載の半導体装置のテスト基板。
14. 前記高速変換部は、
    前記テストパターンデータを低速の第１のクロックに同期して直列に貯蔵する第１のテストパターンデータ貯蔵部と、
    前記第１のテストパターンデータ貯蔵部に貯蔵されたテストパターンデータを受信して貯蔵し、前記貯蔵されたテストパターンデータを高速の第２のクロックに同期して直列に提供する第２のテストパターンデータ貯蔵部とを含む
    ことを特徴とする請求項１１に記載の半導体装置のテスト基板。
15. 前記低速変換部は、
    前記テストパターンデータを高速の第３のクロックに同期して直列に貯蔵する第３のテストパターンデータ貯蔵部と、
    前記第３のテストパターンデータ貯蔵部に貯蔵されたテストパターンデータが伝達されて貯蔵し、前記貯蔵されたテストパターンデータを低速の第４のクロックに同期して直列に提供する第４のテストパターンデータ貯蔵部とを含む
    ことを特徴とする請求項１１に記載の半導体装置のテスト基板。
16. 前記被テスト半導体装置は、第３の入力端子、第３の出力端子及び内部回路を経ずに前記第３の入力端子と前記第３の出力端子を電気的に連結するフィードスルーパスを備えて、前記第３の入力端子に入力されるテストパターンデータを前記フィードスルーパスを通じて前記第３の出力端子に伝達することを特徴とする請求項１１に記載の半導体装置のテスト基板。
17. 低速で動作するテスター；
    前記テスターが低速で提供したテストパターンデータが直列に入力される第１の入力端子と、前記第１の入力端子と一対一に対応し、前記入力されたテストパターンデータを高速で直列に出力する第１の出力端子を含む第１の被テスト半導体装置；および
    前記第１の被テスト半導体装置が高速で出力したテストパターンデータが直列に入力される第２の入力端子と、前記第２の入力端子と一対一に対応し、前記入力されたテストパターンデータを低速で直列に前記テスターに出力する第２の出力端子を含む第２の被テスト半導体装置；
    を含むことを特徴とする半導体装置のテストシステム。
18. 前記高速は、前記低速よりｎ（但し、ｎは自然数）倍早く、前記第１の被テスト半導体装置の第１の出力端子は前記第１の被テスト半導体装置の第１の入力端子に入力されたテストパターンデータをｎ回反復して出力することを特徴とする請求項１７に記載の半導体装置のテストシステム。
19. 前記高速は、前記低速よりｎ（但し、ｎは自然数）倍早く、前記第２の被テスト半導体装置の第２の出力端子は前記第２の被テスト半導体装置の第２の入力端子にｎ回反復されて入力されたテストパターンデータを反復せずに出力することを特徴とする請求項１７に記載の半導体装置のテストシステム。
20. 第１の被テスト半導体装置は、内部回路を経ずに前記第１の入力端子と前記第１の出力端子を電気的に連結する第１のフィードスルーパスを含み、前記テストパターンデータは前記第１のフィードスルーパスを通じて伝達されることを特徴とする請求項１７に記載の半導体装置のテストシステム。
21. 前記第１のフィードスルーパス上に設けられ、前記第１の入力端子からテストパターンデータが入力されて、前記テストパターンデータを前記第２の速度で直列に第１の出力端子に提供する速度変換部をさらに含むことを特徴とする請求項２０に記載の半導体装置のテストシステム。
22. 第２の被テスト半導体装置は、内部回路を経ずに前記第２の入力端子と前記第２の出力端子とを電気的に連結する第２のフィードスルーパスを含み、前記テストパターンデータは前記第２のフィードスルーパスを通じて伝達されることを特徴とする請求項１７に記載の半導体装置のテストシステム。
23. 前記フィードスルーパス上に設けられ、前記第２の入力端子からテストパターンデータが入力されて、前記テストパターンデータを前記第２の速度で直列に第２の出力端子に提供する速度変換部をさらに含むことを特徴とする請求項２２に記載の半導体装置のテストシステム。
24. 第１の速度でテストパターンデータが直列に入力される入力端子と、前記入力端子と一対一に対応し、前記第１の速度と異なる第２の速度で前記テストパターンデータを直列に出力する出力端子を含み、第１のテストモード時、前記第２の速度は前記第１の速度より早く、第２のテストモード時、前記第２の速度は前記第１の速度より遅い第１及び第２の被テスト半導体装置を提供する段階；
    前記第１のテストモードの前記第１の被テスト半導体装置の出力端子と前記第２のテストモードの前記第２の被テスト半導体装置の入力端子を電気的に連結する段階；
    前記第１のテストモードの前記第１の被テスト半導体装置の入力端子に低速で直列にテストパターンデータを印加し、前記第２のテストモードの前記第２の被テスト半導体装置の出力端子から出力されるテストパターンデータを受信して正常動作可否を判断する段階；
    前記第１のテストモードの前記第２の被テスト半導体装置の出力端子と前記第２のテストモードの前記第１の被テスト半導体装置の入力端子を電気的に連結する段階；および
    前記第１のテストモードの前記第２の被テスト半導体装置の入力端子に低速で直列にテストパターンデータを印加し、前記第２のテストモードの前記第１の被テスト半導体装置の出力端子から出力されるテストパターンデータを受信して正常動作可否を判断する段階；
    を含むことを特徴とする半導体装置のテスト方法。
25. 前記第２の速度は、前記第１の速度よりｎ（但し、ｎは自然数）倍早く、前記第１のテストモードの被テスト半導体装置の出力端子は、前記第１のテストモードの被テスト半導体装置の入力端子に入力されたテストパターンデータをｎ回反復して出力することを特徴とする請求項２４に記載の半導体装置のテスト方法。
26. 前記第１の速度は、前記第２の速度よりｎ（但し、ｎは自然数）倍早く、前記第２のテストモードの被テスト半導体装置の出力端子は、前記第２のテストモードの被テスト半導体装置の入力端子にｎ回反復されて入力されたテストパターンデータを反復せずに出力することを特徴とする請求項２４に記載の半導体装置のテスト方法。
27. 前記第１及び第２の被テスト半導体装置は、内部回路を経ずに前記入力端子と前記出力端子とを電気的に連結するフィードスルーパスを含み、前記テストパターンデータは前記フィードスルーパスを通じて伝達されることを特徴とする請求項２４に記載の半導体装置のテスト方法。
    
    

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