DE102006033188A1

DE102006033188A1 - Halbleiterbauelement, Testplatine, Testsystem, und Testverfahren

Info

Publication number: DE102006033188A1
Application number: DE102006033188A
Authority: DE
Inventors: Woo-Seop Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-07-11
Filing date: 2006-07-11
Publication date: 2007-02-15
Also published as: US7555686B2; JP2007024884A; KR100714482B1; KR20070007627A; US20070022334A1; TW200702678A; TWI308964B

Abstract

Die Erfindung bezieht sich auf ein Halbleiterbauelement, auf eine Testplatine zum Testen derselben sowie auf ein korrespondierendes Testsystem und Testverfahren. DOLLAR A Erfindungsgemäß umfasst das Halbleiterbauelement (1) einen Ausgabeanschluss (300), der eins zu eins mit einem Eingabeanschluss (100) korrespondiert, in den Testmusterdaten seriell mit einer ersten Geschwindigkeit eingegeben werden, wobei der Ausgabeanschluss die Testmusterdaten seriell mit einer zweiten Geschwindigkeit ausgibt, die sich von der ersten Geschwindigkeit unterscheidet. DOLLAR A Verwendung in der Halbleiterbauelementtechnologie.

Description

Die Erfindung betrifft ein Halbleiterbauelement, eine Testplatine zum Testen desselben und ein korrespondierendes Testsystem und Testverfahren.

Nach dem Abschluss der Herstellung eines Halbleiterbauelementes wird das Halbleiterbauelement typischerweise einem Leistungstest ausgesetzt, um zu überprüfen, ob ein Ausfall während des Herstellungsprozesses aufgetreten ist. Um jedoch Eingabe-/Ausgabeanschlüsse eines mit einer hohen Geschwindigkeit arbeitenden Halbleiterbauelements zu überprüfen, sollte ein Testgerät in der Lage sein, Testmusterdaten mit einer hohen Geschwindigkeit bereitzustellen und Hochgeschwindigkeitstestmusterdaten zu lesen, die vom Halbleiterbauelement ausgegeben werden. Daher ist mit dem Ansteigen der Betriebsgeschwindigkeit eines Halbleiterbauelements ein bei hoher Geschwindigkeit arbeitendes Testgerät erforderlich, um das Halbleiterbauelement zu testen, wodurch die Testkosten ansteigen. Herkömmlicherweise werden, um ein mit hoher Geschwindigkeit arbeitendes Halbleiterbauelement unter Verwendung eines mit niedriger Geschwindigkeit arbeitenden Testgeräts testen zu können, ein Einbausystemschema, ein Schema mit eingebautem Selbsttest (BIST) und ein Serialisierungs/Deserialisierungs-Schema (SERDES-Schema) verwendet.

Bei dem Einbausystemschema wird ein Halbleiterbauelement in ein System, wie einen Rechner, eingebaut und das System wird mit Energie versorgt, um die Leistungsfähigkeit des Halbleiterbauelements zu testen. Bei diesem Schema erhöhen sich die Testkosten, da das System mit Energie zu versorgen ist.

Beim BIST-Schema umfasst ein Halbleiterbauelement eine BIST-Schaltung und erzeugt Hochgeschwindigkeitstestmusterdaten, und seine Leistungsfähigkeit wird unter Verwendung der erzeugten Testmusterdaten getestet. Bei diesem Schema ist die BIST-Schaltung sehr kompliziert und es ist sehr schwierig, einen Ausfall des Halbleiterbauelements zu detektieren, wenn die BIST-Schaltung beschädigt ist oder einen Defekt aufweist.

Beim SERDES-Schema werden Testmusterdaten mit niedriger Geschwindigkeit über eine Mehrzahl von Eingabeanschlüssen eines Halbleiterbauelements parallel eingegeben und die Testmusterdaten werden in serielle Daten konvertiert, um Hochgeschwindigkeitstestmusterdaten zu erzeugen. Die seriellen Hochgeschwindigkeitstestmusterdaten werden dann in parallele Daten konvertiert und über eine Mehrzahl von Ausgabeanschlüssen ausgegeben. Daher sind bei diesem Schema eine Mehrzahl von Eingabeanschlüssen und eine Mehrzahl von Ausgabeanschlüssen erforderlich, um die Leistungsfähigkeit eines einzelnen Eingabeanschlusses und eines Ausgabeanschlusses des Halbleiterbauelements zu testen.

Als technisches Problem liegt der Erfindung die Bereitstellung eines Halbleiterbauelements und einer korrespondierenden Testplatine, eines Testsystems und eines Testverfahrens zugrunde, die in der Lage sind, die oben erwähnten Unzulänglichkeiten des Standes der Technik zu reduzieren oder zu vermeiden, und die insbesondere ein Testen eines Halbleiterbauelements mit einer relativ hohen Zuverlässigkeit und Effizienz und niedrigem Aufwand ermöglichen.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterbauelements mit den Merkmalen des Patentanspruchs 1, einer Testplatine mit den Merkmalen des Patentanspruchs 11, eines Testsystems mit den Merkmalen des Patentanspruchs 17 und eines Testverfahrens mit den Merkmalen des Patentanspruchs 24.

Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Es zeigen:
1 ein Blockdiagramm eines Halbleiterbauelements,
2 ein Schaltbild einer ersten Testmusterdatenspeichereinheit, die zur Verwendung im Bauelement gemäß 1 geeignet ist,
3 ein Schaltbild einer zweiten Testmusterdatenspeichereinheit, die zur Verwendung im Bauelement gemäß 1 geeignet ist,
4 ein Blockdiagramm einer ersten Taktbereitstellungseinheit, die zur Verwendung im Bauelement gemäß 1 geeignet ist,
5 ein Zeitablaufdiagramm zur Darstellung eines ersten Testbetriebsmodus des Halbleiterbauelements gemäß 1,
6 ein Zeitablaufdiagramm zur Darstellung eines zweiten Testbetriebsmodus des Halbleiterbauelements gemäß 1,
7 ein Blockdiagramm eines anderen Halbleiterbauelements,
8 ein Blockdiagramm einer Testplatine zum Testen eines Halbleiterbauelements,
9 ein Blockdiagramm eines Testsystems zum Testen eines Halbleiterbauelements und
10 ein Flussdiagramm eines Testverfahrens zum Testen eines Halbleiterbauelements.
Unter Bezugnahme auf 1 umfasst ein Ausführungsbeispiel eines erfindungsgemäßen Halbleiterbauelements 1 einen Eingabeanschluss 100, eine Geschwindigkeitskonvertiereinheit 200 und einen Ausgabeanschluss 300. Während eines Normalmodus werden Daten mit hoher Geschwindigkeit seriell von außerhalb am Eingabeanschluss 100 eingegeben, und während eines Testmodus werden Testmusterdaten TPDATA mit einer ersten Geschwindigkeit seriell am Eingabeanschluss 100 eingegeben. Der Eingabeanschluss 11 kann einen Eingabepin DIN und einen Eingangsempfänger 110 zum Puffern der Eingabedaten oder der Testmusterdaten TPDATA umfassen.
Die Geschwindigkeitskonvertiereinheit 200 empfängt während des Testmodus die seriellen Testmusterdaten TPDATA mit der ersten Geschwindigkeit und stellt die Testmusterdaten TPDATA dem Ausgabeanschluss 300 seriell mit einer zweiten Geschwindigkeit zur Verfügung. Das erfindungsgemäße Halbleiterbauelement 1 weist einen ersten Testmodus, in dem die zweite Geschwindigkeit höher als die erste Geschwindigkeit ist, und einen zweiten Testmodus auf, in dem die zweite Geschwindigkeit niedriger als die erste Geschwindigkeit ist. Daher stellt die Geschwindigkeitskonvertiereinheit 200 während des ersten Testmodus die Testmusterdaten TPDATA mit der zweiten Geschwindigkeit, die höher als die erste Geschwindigkeit ist, dem Ausgabeanschluss 300 seriell zur Verfügung. Wenn die zweite Geschwindigkeit n Mal höher als die erste Geschwindigkeit ist, wobei n eine natürliche Zahl ist, kann die Geschwindigkeitskonvertiereinheit 200 die Testmusterdaten TPDATA n Mal zur Verfügung stellen. Zusätzlich stellt die Geschwindigkeitskonvertiereinheit 200 während des zweiten Testmodus die Testmusterdaten TPDATA mit der zweiten Geschwindigkeit, die niedriger als die erste Geschwindigkeit ist, dem Anschluss 300 seriell zur Verfügung. Wenn die erste Geschwindigkeit n Mal höher als die zweite Geschwindigkeit ist, stellt die Geschwindigkeitskonvertiereinheit 200 die Testmusterdaten TPDATA, die n Mal über den Eingabeanschluss 100 bereitgestellt werden, nur ein Mal zur Verfügung.
Die Geschwindigkeitskonvertiereinheit 200 umfasst eine Teststeuereinheit 210, einen ersten Schalter 220, einen zweiten Schalter 230, eine erste Taktbereitstellungseinheit 240, eine erste Testmusterdatenspeichereinheit 250, eine zweite Taktbereitstellungseinheit 260 und eine zweite Testmusterdatenspeichereinheit 270. Die Teststeuereinheit 210 stellt in Reaktion auf vorbestimmte Testanforderungssignale PTEST0 und PTEST1, die anzeigen, ob das Halbleiterbauelement 1 in den ersten Testmodus oder in den zweiten Testmodus eintritt, ein erstes Schaltsignal SW1 zum Steuern des ersten Schalters 220, ein zweites Schaltsig nal SW2 zum Steuern des zweiten Schalters 230, ein erstes Taktbereitstellungsanforderungssignal PCK1 zum Steuern der ersten Taktbereitstellungseinheit 240, ein erstes Ladesignal LOAD_IN zum Steuern der ersten Testmusterdatenspeichereinheit 250, ein zweites Taktbereitstellungsanforderungssignal PCK2 zum Steuern der zweiten Taktbereitstellungseinheit 260 und ein zweites Ladesignal LOAD_OUT zum Steuern der zweiten Testmusterdatenspeichereinheit 270 gemäß einem vorbestimmten Timing zur Verfügung.
Wenn beispielsweise das erste Testanforderungssignal PTEST0 und das zweite Testanforderungssignal PTEST1 beide einen niedrigen Wert aufweisen, tritt das Halbleiterbauelement 1 in den Normalmodus ein. Wenn das erste Testanforderungssignal PTEST0 einen hohen Wert und das zweite Testanforderungssignal PTEST1 einen niedrigen Wert aufweist, tritt das Halbleiterbauelement 1 in den ersten Testmodus ein. Wenn das erste Testanforderungssignal PTEST0 einen niedrigen Wert und das zweite Testanforderungssignal PTEST1 einen hohen Wert aufweist, tritt das Halbleiterbauelement 1 in den zweiten Testmodus ein. Dieser Zusammenhang kann gemäß Tabelle 1 wie folgt zusammengefasst werden. Tabelle 1
Der Betriebszeitablauf des ersten Taktbereitstellungsanforderungssignals PCK1, des zweiten Taktbereitstellungsanforderungssignals PCK2, des ersten Ladesignals LOAD_IN und des zweiten Ladesignals LOAD_OUT gemäß dem ersten Testmodus und dem zweiten Testmodus werden nachfolgend unter Bezugnahme auf die 5 und 6 im Detail beschrieben.
Der erste Schalter 220 überträgt die Daten oder die Testmusterdaten TPDATA, die vom Eingabeanschluss 100 eingegeben werden, in Reaktion auf das erste Schaltsignal SW1 selektiv an eine interne Schaltung 400 oder die erste Testmusterdatenspeichereinheit 250. Das bedeutet, dass der erste Schalter 220 die Eingabedaten während des Normalmodus an die interne Schaltung 400 überträgt und während des Testmodus die eingegebenen Testmusterdaten TPDATA an die erste Testmusterdatenspeichereinheit 250 überträgt.
Der zweite Schalter 230 überträgt die von der internen Schaltung 400 ausgegebenen Daten oder die von der zweiten Testmusterdatenspeichereinheit 270 ausgegebenen Testmusterdaten TPDATA in Reaktion auf das zweite Schaltsignal SW2 selektiv zum Ausgabeanschluss 300. Das bedeutet, dass der zweite Schalter 230 die von der internen Schaltung 400 ausgegebenen Daten während des Normalmodus zum Ausgabeanschluss 300 überträgt und während des Testmodus die von der zweiten Testmusterdatenspeichereinheit 270 ausgegebenen Testmusterdaten TPDATA zum Ausgabeanschluss 300 überträgt.
Somit wird, da der erste Schalter 220 und der zweite Schalter 230 während des Testmodus aktiviert sind, ein Durchgangspfad ausgebildet, durch den die am Eingabeanschluss 100 eingegebenen Testmusterdaten TPDATA direkt zum Ausgabeanschluss 300 ausgegeben werden, ohne über die interne Schaltung 400 geleitet zu werden. Daher kann während des Leistungsfähigkeitstests des Halbleiterbauelements 1 gemäß einer Ausführungsform der Erfindung ein durch die interne Schaltung 400 verursachter Ausfall vermieden werden, und nur ein durch den Betrieb des Eingabeempfängers 110 und eines Ausgabetreibers 310 des Halbleiterbauelements 1 verursachter Ausfall wird getestet. Die Geschwindigkeitskonvertiereinheit 200 ist entlang des Durchgangspfads ausgebildet, wodurch Eingabe-/Ausgabegeschwindigkeiten der Testmusterdaten TPDATA konvertiert werden.
Die erste Taktbereitstellungseinheit 240 empfängt das erste Taktbereitstellungsanforderungssignal PCK1 und stellt ein erstes Taktsignal CK1 zur Verfügung. Vorzugsweise ist die Geschwindigkeit des ersten Taktsignals CK1 gleich der ersten Geschwindigkeit, mit der die Testmusterdaten TPDATA eingegeben werden. Die erste Taktbereitstellungseinheit 240 kann irgendein Mittel zur Bereitstellung eines Taktsignals sein, wie ein Phasenregelkreis (PLL), ein Verzögerungsregelkreis (DLL) oder eine synchrone Spiegelverzögerung (SMD). Wenn die erste Taktbereitstellungseinheit 240 ein PLL ist, kann das erste Taktbereitstellungsanforderungssignal PCK1 ein Referenztaktsignal sein und das erste Taktsignal CK1 kann ein Taktsignal sein, das unter Verwendung des Referenztaktsignals erzeugt wird.
Die erste Testmusterdatenspeichereinheit 250 speichert die über den Eingabeanschluss 100 eingegebenen Testmusterdaten TPDATA seriell in Synchronisation mit dem ersten Taktsignal CK1 mit der ersten Geschwindigkeit. Danach speichert die erste Testmusterdatenspeichereinheit 250 die seriell gespeicherten Testmusterdaten TPDATA in Reaktion auf das erste Ladesignal LOAD_IN parallel. Die Testmusterdatenspeichereinheit 250 wird nachfolgend unter Bezugnahme auf 2 detaillierter beschrieben.
Die zweite Taktbereitstellungseinheit 260 empfängt das zweite Taktbereitstellungsanforderungssignal PCK2 und stellt ein zweites Taktsignal CK2 zur Verfügung. Vorzugsweise ist die Geschwindigkeit des zweiten Taktsignals CK2 gleich der zweiten Geschwindigkeit, mit der die Test musterdaten TPDATA ausgegeben werden. Die zweite Taktbereitstellungseinheit 260 kann irgendein Mittel zur Bereitstellung eines Taktsignals sein, wie ein Phasenregelkreis (PLL), ein Verzögerungsregelkreis (DLL) oder eine synchrone Spiegelverzögerung (SMD).
Die zweite Testmusterdatenspeichereinheit 270 speichert die von der ersten Testmusterdatenspeichereinheit 250 übertragenen Testmusterdaten TPDATA in Reaktion auf das zweite Ladesignal LOAD_OUT parallel. Danach stellt die zweite Testmusterdatenspeichereinheit 270 die parallel gespeicherten Testmusterdaten TPDATA in Synchronisation mit dem zweiten Taktsignal CK2 seriell zur Verfügung. Wie oben ausgeführt ist, kann die zweite Testmusterdatenspeichereinheit 270 die Testmusterdaten TPDATA während des ersten Testmodus in Reaktion auf das zweite Ladesignal LOAD_OUT, das wiederholend bereitgestellt wird, n Mal zur Verfügung stellen. Die zweite Testmusterdatenspeichereinheit 270 wird nachfolgend unter Bezugnahme auf 3 detaillierter beschrieben.
Der Ausgabeanschluss 300 korrespondiert eins zu eins mit dem Eingabeanschluss 100 und gibt die Testmusterdaten TPDATA mit der zweiten Geschwindigkeit nach außen aus, die von der ersten Geschwindigkeit verschieden ist. Der Ausgabeanschluss 300 kann einen Ausgabepin QOUT und den Ausgabetreiber 310 zum Puffern der Ausgabedaten oder der Testmusterdaten TPDATA umfassen.
2 zeigt eine vorteilhafte Realisierung der ersten Testmusterdatenspeichereinheit aus 1. Daher beschreibt eine erfindungsgemäße Ausführungsform den Fall einer Speicherung von 8-Bit-Testmusterdaten, der als ein Beispiel herangezogen wurde, wobei die Erfindung nicht darauf begrenzt ist. Unter Bezugnahme auf 2 umfasst die erste Testmusterdatenspeichereinheit 250 in diesem Beispiel eine erste Speichereinheit 252 und eine zweite Speichereinheit 254.
Die erste Speichereinheit 252 umfasst eine Mehrzahl von in Reihe geschalteten D-Typ-Flip-Flops 252_i (i = 1 bis 8). Im Detail sind Eingabeanschlüsse und Ausgabeanschlüsse der Mehrzahl von D-Typ-Flip-Flops 252_i miteinander verbunden, die Testmusterdaten TPDATA werden aber seriell in den Eingabeanschluss des ersten D-Typ-Flip-Flops 252_1 eingegeben. Das erste Taktsignal CK1 wird an Steueranschlüssen der D-Typ-Flip-Flops 252_i eingegeben.
Die zweite Speichereinheit 254 umfasst eine Mehrzahl von parallel geschalteten D-Typ-Flip-Flops 254_i (i = 1 bis 8). Eingabeanschlüsse der D-Typ-Flip-Flops 254_i sind mit den Ausgabeanschlüssen der D-Typ-Flip-Flops 252_i verbunden. Das erste Ladesignal LOAD_IN wird an Steueranschlüssen der D-Typ-Flip-Flops 252_i eingegeben.
Die erste Speichereinheit 252 speichert die Testmusterdaten TPDATA in Synchronisation mit dem ersten Taktsignal CK1 seriell. Im Detail werden erste Daten D0 sequentiell vom ersten D-Typ-Flip-Flop 252_1 zum achten D-Typ-Flip-Flop 252_8 verschoben, wann immer das erste Taktsignal CK1 auf den hohen Pegel wechselt. Zweite Daten D1 werden zusammen mit den ersten Daten D0 sequentiell vom ersten D-Typ-Flip-Flop 252_1 zum siebten D-Typ-Flip-Flop 252_7 verschoben. Auf diese Weise werden die Testmusterdaten TPDATA mit 8 Bit gespeichert. Dann speichert die zweite Speichereinheit 254 die in der ersten Speichereinheit 252 gespeicherten Testmusterdaten TPDATA in Reaktion auf das erste Ladesignal LOAD_IN.
3 zeigt eine vorteilhafte Realisierung der zweiten Testmusterdatenspeichereinheit aus 1. Dadurch beschreibt eine erfindungsgemäße Ausführungsform den Fall der Speicherung von 8-Bit-Testmusterdaten, die als ein Beispiel verwendet wurden, wobei die Erfindung nicht darauf begrenzt ist. Unter Bezugnahme auf 3 umfasst die zweite Testmus terdatenspeichereinheit 270 in diesem Beispiel eine Übertragungseinheit 272 und eine dritte Speichereinheit 274.
Die Übertragungseinheit 272 umfasst eine Mehrzahl von parallel geschalteten Übertragungsgattern 272_i (i = 1 bis 8) und überträgt in Reaktion auf das zweite Ladesignal LOAD_OUT ein Ausgabesignal der zweiten Speichereinheit (254 in 2) der ersten Testmusterdatenspeichereinheit (250 in 2) an die dritte Speichereinheit 274. Im Detail sind PMOS-Transistoren und NMOS-Transistoren in der Mehrzahl von Übertragungsgattern 272_i in Form einer Gate-zu-Gate- und Source-zu-Source-Verbindung miteinander verschaltet. Ein invertiertes Signal des zweiten Ladesignals LOAD_OUT wird den PMOS-Transistoren zur Verfügung gestellt und das zweite Ladesignal LOAD_OUT wird den NMOS-Transistoren zur Verfügung gestellt. Daher überträgt die Mehrzahl von Übertragungsgattern 272_i ein Ausgabesignal der zweiten Speichereinheit 254, wenn das zweite Ladesignal LOAD_OUT einen hohen Pegel aufweist.
Die dritte Speichereinheit 274 umfasst eine Mehrzahl von parallel geschalteten D-Typ-Flip-Flops 274_i (i = 1 bis 8), und Eingabeanschlüsse der D-Typ-Flip-Flops 274_i sind mit den Ausgabeanschlüssen der Übertragungsgatter 272_i der Übertragungseinheit 272 verbunden. Das erste Taktsignal CK1 wird an Steueranschlüssen der D-Typ-Flip-Flops 274_i eingegeben.
Die Übertragungseinheit 272 überträgt die parallel in der zweiten Speichereinheit 254 gespeicherten Testmusterdaten TPDATA in Reaktion auf das zweite Ladesignal LOAD_OUT zur dritten Speichereinheit 274. Die parallel in der dritten Speichereinheit 274 gespeicherten Testmusterdaten TPDATA werden in Synchronisation mit dem zweiten Taktsignal CK2 seriell ausgegeben. Wann immer das zweite Taktsignal CK2 beispielsweise auf den hohen Pegel wechselt, werden achte Daten D7 sequentiell vom ersten D-Typ-Flip-Flop 274_1 zum achten D-Typ-Flip-Flop 274_8 verschoben und ausgegeben.
4 zeigt eine vorteilhafte Realisierung der ersten Taktbereitstellungseinheit 240 aus 1. Dadurch wurde die als Phasenregelkreis (PLL) beschriebene Taktbereitstellungseinheit als ein Beispiel benutzt, wobei die Erfindung nicht darauf begrenzt ist. Zusätzlich kann, während die erste Taktbereitstellungseinheit 240 repräsentativ beschrieben wurde, die zweite Taktbereitstellungseinheit 260 analoge Merkmale aufweisen. Unter Bezugnahme auf 4 umfasst die erste Taktbereitstellungseinheit 240 einen Phasendetektor 242, eine Ladungspumpe 244, einen Schleifenfilter 246, einen spannungsgesteuerten Oszillator 248 und einen Teiler 249.
Der Phasendetektor 242 detektiert eine Phasendifferenz zwischen einem Referenztaktsignal, das als das Taktbereitstellungsanforderungssignal PCK1 bereitgestellt wird, und einem Vergleichstaktsignal DCK1. Dadurch stellt der Phasendetektor 242 ein Phasenaufwärtssignal UP zur Verfügung, wenn die Phase des Vergleichstaktsignals DCK1 in Bezug auf die Phase des ersten Taktbereitstellungsanforderungssignals PCK1 verzögert ist, und überträgt ein Phasenabwärtssignal DOWN, wenn die Phase des Vergleichstaktsignals DCK1 der Phase des ersten Taktbereitstellungsanforderungssignals PCK1 vorauseilt.
Die Ladungspumpe 244 lädt den Schleifenfilter 246, wenn sie das Phasenaufwärtssignal UP empfängt, und entlädt den Schleifenfilter 246, wenn sie das Phasenabwärtssignal DOWN empfängt. Der Schleifenfilter 246 stellt ein Steuersignal VC zur Verfügung, um den spannungsgesteuerten Oszillator 248 mit einer Zielfrequenz gemäß einer geladenen oder entladenen Stromausgabe von der Ladungspumpe 244 schwingen zu lassen. Der spannungsgesteuerte Oszillator 248 stellt ein Oszillationsausgabesignal zur Verfügung, das eine Frequenz aufweist, die mit der Steuerspannung VC korrespondiert, d.h. mit dem ersten Taktsignal CK1. Der Teiler 249 teilt die Frequenz des ersten Taktsignals CK1 und stellt das frequenzgeteilte Taktsignal dem Phasendetektor 242 als Vergleichstaktsignal DCK1 zur Verfügung.
Nachfolgend wird ein erster Testmodusbetrieb des Halbleiterbauelements 1 gemäß einer Ausführungsform der Erfindung unter Bezugnahme auf die 1 bis 5 beschrieben. Wie oben ausgeführt ist, gibt das Halbleiterbauelement 1 während des ersten Testmodus die Testmusterdaten TPDATA, die seriell mit der ersten Geschwindigkeit eingegeben werden, mit der zweiten Geschwindigkeit seriell aus, die höher als die erste Geschwindigkeit ist.
Wenn das zweite Testanforderungssignal PTEST1 niedrigen Pegel aufweist, und das erste Testanforderungssignal PTEST0 hohen Pegel aufweist, tritt das Halbleiterbauelement 1 in den ersten Testmodus ein. Daher stellt die Teststeuereinheit 210 dem ersten Schalter 220 das erste Schaltsignal SW1 mit dem hohen Pegel zur Verfügung und der erste Schalter 220 überträgt die Testmusterdaten TPDATA, die seriell mit der ersten Geschwindigkeit eingegeben werden, zur ersten Testmusterdatenspeichereinheit 250.
Dann stellt die Teststeuereinheit 210 das erste Taktbereitstellungsanforderungssignal PCK1 und das zweite Taktbereitstellungsanforderungssignal PCK2 der ersten Taktbereitstellungseinheit 240 bzw. der zweiten Taktbereitstellungseinheit 260 zur Verfügung. Die erste Taktbereitstellungseinheit 240 und die zweite Taktbereitstellungseinheit 260 stellen das erste Taktsignal CK1 bzw. das zweite Taktsignal CK2 zur Verfügung. Wie beispielsweise in 5 dargestellt ist, stellt die erste Taktbereitstellungseinheit 240 das erste Taktsignal CK1 mit einer Frequenz zur Verfügung, die vier Mai höher als diejenige des Referenztaktsignals ist, d.h. des ersten Taktbereitstellungsanforderungssignals PCK1, und die zweite Taktbereitstellungseinheit 260 stellt das zweite Taktsignal CK2 mit einer Frequenz zur Verfügung, die acht Mal höher als diejenige des Referenztaktsignals ist, d.h. des zweiten Taktbereitstellungsanforderungssignals PCK2. Hierbei ist die Geschwindigkeit des ersten Taktsignals CK1 gleich der ersten Geschwindigkeit, mit der die Testmusterdaten TPDATA eingegeben werden, und die Geschwindigkeit des zweiten Taktsignals CK2 ist gleich der zweiten Geschwindigkeit, mit der die Testmusterdaten TPDATA ausgegeben werden.
Dann speichert die erste Speichereinheit 252 der ersten Testmusterdatenspeichereinheit 250 die Testmusterdaten TPDATA in Synchronisation mit dem ersten Taktsignal CK1 seriell. Als nächstes stellt, wenn die Testmusterdaten TPDATA seriell in der ersten Speichereinheit 252 gespeichert sind, die Teststeuereinheit 210 der zweiten Speichereinheit 254 der ersten Testmusterdatenspeichereinheit 250 das erste Ladesignal LOAD_IN mit dem hohen Pegel zur Verfügung und die zweite Speichereinheit 254 speichert die Testmusterdaten parallel.
Die Teststeuereinheit 210 stellt dem zweiten Schalter 230 das zweite Schaltsignal SW2 mit dem hohen Pegel zur Verfügung, wodurch ein Durchgangspfad ausgebildet wird, entlang dem die über den Eingabeanschluss 100 eingegebenen Testmusterdaten TPDATA direkt zum Ausgabeanschluss 300 ausgegeben werden, ohne die interne Schaltung 400 zu durchlaufen. Das zweite Schaltsignal SW2 wechselt bei einem erfindungsgemäßen Ausführungsbeispiel auf den hohen Pegel, nachdem das erste Schaltsignal SW1 um eine vorbestimmte Zeitspanne verzögert ist, wobei die Erfindung nicht darauf beschränkt ist. Das zweite Schaltsignal SW2 und das erste Schaltsignal SW1 können beispielsweise auch gleichzeitig auf den hohen Pegel wechseln.
Nach dem parallelen Speichern der Testmusterdaten TPDATA in der zweiten Speichereinheit 254 stellt die Teststeuereinheit 210 der zweiten Testmusterdatenspeichereinheit 270 das zweite Ladesignal LOAD_OUT mit dem hohen Pegel zur Verfügung und die Übertragungseinheit 272 der zweiten Testmusterdatenspeichereinheit 270 überträgt die in der ersten Testmusterdatenspeichereinheit 250 gespeicherten Testmusterdaten TPDATA parallel zur dritten Speichereinheit 274.
Dann stellt die dritte Speichereinheit 274 der zweiten Testmusterdatenspeichereinheit 270 die Testmusterdaten TPDATA in Synchronisation mit dem zweiten Taktsignal CK2 dem zweiten Schalter 230 zur Verfügung. Hierbei werden, da das zweite Taktsignal CK2 mit der zweiten Geschwindigkeit n Mal schneller als das erste Taktsignal CK1 mit der ersten Geschwindigkeit ist, die Testmusterdaten TPDATA n Mal schneller an den Ausgabeanschluss 300 ausgegeben, als sie in den Eingabeanschluss 100 eingegeben werden, wobei n eine natürliche Zahl ist. In diesem Fall werden die Testmusterdaten TPDATA n Mal ausgegeben. Zusätzlich können die Testmusterdaten TPDATA auf verschiedene Arten n Mal ausgegeben werden, es wird jedoch angenommen, dass die Testmusterdaten TPDATA durch n-maliges sequentielles Bereitstellen des zweiten Ladesignals LOAD_OUT n Mal ausgegeben werden.
Wenn das zweite Taktsignal CK2 beispielsweise 8 Mal schneller als das erste Taktsignal CK1 ist, wie in 5 dargestellt, wechselt das zweite Ladesignal LOAD_OUT kontinuierlich acht Mal auf den hohen Pegel. Wann immer das zweite Ladesignal LOAD_OUT auf dem hohen Pegel ist, werden die Testmusterdaten TPDATA in der dritten Speichereinheit 274 der zweiten Testmusterdatenspeichereinheit 270 gespeichert und die gespeicherten Testmusterdaten TPDATA werden in Synchronisation mit dem zweiten Taktsignal CK2 ausgegeben. Daher können die Testmusterdaten TPDATA wiederholt acht Mal ausgegeben werden.
Nachfolgend wird ein zweiter Testmodusbetrieb des Halbleiterbauelements 1 gemäß einer Ausführungsform der Erfindung unter Bezugnah me auf die 1 bis 4 und 6 beschrieben. Wie oben ausgeführt, gibt das zweite Bauelement 1 während des zweiten Testmodus die Testmusterdaten TPDATA, die seriell mit der ersten Geschwindigkeit eingegeben werden, mit der zweiten Geschwindigkeit seriell aus, die niedriger als die erste Geschwindigkeit ist.
Wenn das erste Testanforderungssignal PTEST0 niedrigen Pegel aufweist und das zweite Testanforderungssignal PTEST1 hohen Pegel aufweist, tritt das Halbleiterbauelement 1 in den zweiten Testmodus ein. Daher stellt die Teststeuereinheit 210 dem ersten Schalter 220 das erste Schaltsignal SW1 mit dem hohen Pegel zur Verfügung und der erste Schalter 220 überträgt die Testmusterdaten TPDATA, die seriell mit der ersten Geschwindigkeit eingegeben werden, zur ersten Testmusterdatenspeichereinheit 250. Wenn die erste Geschwindigkeit n Mal schneller als die zweite Geschwindigkeit ist, werden die gleichen Testmuster TPDATA n Mal wiederholend eingegeben, wobei n eine natürliche Zahl ist.
Dann stellt die Teststeuereinheit 210 das erste Taktbereitstellungsanforderungssignal PCK1 und das zweite Taktbereitstellungsanforderungssignal PCK2 der ersten Taktbereitstellungseinheit 240 bzw. der zweiten Taktbereitstellungseinheit 260 zur Verfügung. Die erste Taktbereitstellungseinheit 240 und die zweite Taktbereitstellungseinheit 260 stellen das erste Taktsignal CK1 bzw. das zweite Taktsignal CK2 zur Verfügung. Wie beispielsweise in 6 dargestellt, stellt die erste Taktbereitstellungseinheit 240 das erste Taktsignal CK1 mit einer Frequenz zur Verfügung, die acht Mal höher als diejenige des Referenztaktsignals ist, d.h. des ersten Taktbereitstellungsanforderungssignals PCK1, und die zweite Taktbereitstellungseinheit 260 stellt das zweite Taktsignal CK2 mit einer Frequenz zur Verfügung, die vier Mal höher als diejenige des Referenztaktes ist, d.h. des zweiten Taktbereitstellungsanforderungssignals PCK2.
Die erste Speichereinheit 252 der ersten Testmusterdatenspeichereinheit 250 speichert die Testmusterdaten TPDATA in Synchronisation mit dem ersten Taktsignal CK1 seriell. Die Testmusterdaten TPDATA werden n Mal wiederholend in den Eingabeanschluss 100 eingegeben, wobei n eine natürliche Zahl ist, aber nur die letzten Testmusterdaten TPDATA mit 8 Bit bleiben erhalten, da die erste Speichereinheit 252 acht D-Typ-Flip-Flops 252_i (i = 1 bis 8) umfasst.
Daher stellt, wenn die letzten Testmusterdaten TPDATA seriell in die erste Speichereinheit 252 eingegeben sind, die Teststeuereinheit 210 der zweiten Speichereinheit 254 der ersten Testmusterdatenspeichereinheit 250 das erste Ladesignal LOAD_IN mit dem hohen Pegel zur Verfügung und die zweite Speichereinheit 254 speichert die Testmusterdaten TPDATA parallel.
Die Teststeuereinheit 210 stellt dem zweiten Schalter 230 das zweite Schaltsignal SW2 mit dem hohen Pegel zur Verfügung. Dadurch wird ein Durchgangspfad ausgebildet, entlang dem die über den Eingabeanschluss 100 eingegebenen Testmusterdaten TPDATA direkt zum Ausgabeanschluss 300 ausgegeben werden, ohne die interne Schaltung 400 zu durchlaufen.
Nach dem parallelen Speichern der Testmusterdaten TPDATA in der zweiten Speichereinheit 254 stellt die Teststeuereinheit 210 der zweiten Testmusterdatenspeichereinheit 270 das zweite Ladesignal LOAD_OUT mit dem hohen Pegel zur Verfügung und die Übertragungseinheit 272 der zweiten Testmusterdatenspeichereinheit 270 überträgt die in der ersten Testmusterdatenspeichereinheit 250 gespeicherten Testmusterdaten TPDATA parallel und speichert die Testmusterdaten TPDATA.
Dann stellt die dritte Speichereinheit 274 der zweiten Testmusterdatenspeichereinheit 270 die Testmusterdaten TPDATA in Synchronisation mit dem zweiten Taktsignal CK2 dem zweiten Schalter 230 zur Verfügung.
Eventuell können während des zweiten Testmodus die Testmusterdaten TPDATA 100 Mal wiederholend am Eingabeanschluss eingegeben werden, werden aber vom Ausgabeanschluss 300 ohne Wiederholung ausgegeben
7 zeigt ein Halbleiterbauelement 2 gemäß einem weiteren Ausführungsbeispiel der Erfindung. In 7 sind Komponenten, welche die gleiche Funktion wie diejenige von Komponenten des in 1 gezeigten Ausführungsbeispiels aufweisen, mit den gleichen Bezugszeichen wie denjenigen der gleichen Komponenten von 1 dargestellt und eine Beschreibung dieser Komponenten wird nicht wiederholt.
Unter Bezugnahme auf 7 umfasst das Halbleiterbauelement 2 eine Mehrzahl von Eingabeanschlüssen 100_i (i = 1 bis 8), eine Geschwindigkeitskonvertierungseinheit 201 und eine Mehrzahl von Ausgabeanschlüssen 300_i (i = 1 bis 8).
Die Mehrzahl von Eingabeanschlüssen 100_i (i = 1 bis 8) und die Mehrzahl von Ausgabeanschlüssen 300_i (i = 1 bis 8) korrespondieren eins zu eins miteinander, und die mit einer ersten Geschwindigkeit in die Eingabeanschlüsse 100_i eingegebenen Testmusterdaten TPDATA werden mit einer zweiten Geschwindigkeit, die sich von der ersten Geschwindigkeit unterscheidet, von den Ausgabeanschlüssen 300_i ausgegeben. Die in die Eingabeanschlüsse 100_i eingegebenen Testmusterdaten TPDATA werden den Ausgabeanschlüssen 300_i über einen Durchführungspfad zur Verfügung gestellt, der die Eingabeanschlüsse 100_i mit den Ausgabeanschlüssen 300_i verbindet, ohne durch eine interne Schaltung (nicht gezeigt) hindurch geführt zu werden.
Die Geschwindigkeitskonvertierungseinheit 201 umfasst erste Testmusterdatenspeichereinheiten 250_i (i = 1 bis 8), die mit der Mehrzahl der Eingabeanschlüsse 100_i (i = 1 bis 8) korrespondieren, und zweite Testmusterdatenspeichereinheiten 270_i (i = 1 bis 8), die mit der Mehrzahl von Ausgabeanschlüssen 300_i (i = 1 bis 8) korrespondieren. Eine Teststeuereinheit 210, eine erste Taktbereitstellungseinheit 240 und eine zweite Taktbereitstellungseinheit 260 können gemeinsam für die Mehrzahl von Eingabeanschlüssen 100_i und die Mehrzahl von Ausgabeanschlüssen 300_i installiert sein, die Erfindung ist jedoch nicht darauf begrenzt. Die Teststeuereinheit 210, die erste Taktbereitstellungseinheit 240 und die zweite Taktbereitstellungseinheit 260 können beispielsweise in jedem der Mehrzahl von Eingabeanschlüssen 100_i und der Mehrzahl von Ausgabeanschlüssen 300_i installiert sein. Zur Vereinfachung der Beschreibung sind ein erster Schalter und ein zweiter Schalter nicht dargestellt.
Obwohl 8 Eingabeanschlüsse 100_i und 8 Ausgabeanschlüsse 300_i in 7 dargestellt sind, kann die Anzahl der Eingabeanschlüsse und die Anzahl der Ausgabeanschlüsse selbstverständlich erhöht werden beispielsweise auf 16.
8 zeigt eine Testplatine zum Testen eines Halbleiterbauelements gemäß einem Ausführungsbeispiel der Erfindung. In 8 sind Komponenten, welche die gleiche Funktion wie diejenige von Komponenten des in 1 gezeigten Ausführungsbeispiels aufweisen, mit den gleichen Bezugszeichen wie denjenigen der gleichen Komponenten von 1 dargestellt und eine Beschreibung dieser Komponenten wird nicht wiederholt. Unter Bezugnahme auf 8 umfasst die Testplatine 10 eine Schaltungsplatine 500, eine Hochgeschwindigkeitskonvertierungs einheit 202, einen Sockel 530 und eine Niedergeschwindigkeitskonvertierungseinheit 203.
Die Schaltungsplatine 500 beinhaltet auf einer Seite die Hochgeschwindigkeitskonvertierungseinheit 202, den Sockel 510 und die Niedergeschwindigkeitskonvertierungseinheit 203. Da ein zu testendes, mit hoher Geschwindigkeit arbeitendes Bauelement 3 getestet wird, ist es insbesondere bevorzugt, dass eine auf der Schaltungsplatine 500 ausgebildete Signalleitung eine hohe Signalintegrität und eine niedrige Impedanz aufweist. Die Signalleitung kann beispielsweise eine Streifenleitung oder eine Mikrostreifenleitung sein.
Zusätzlich kann die Schaltungsplatine 500 als gedruckte Leiterplatte (PCB), als flexible PCB (FPCB), als flexible starre PCB (FRPCB) oder als Keramikplatine ausgeführt sein, ist aber nicht darauf beschränkt. Die Schaltungsplatine 500 kann als Packungsplatine, als Mehrchipmodulplatine oder als allgemeine Hauptplatine ausgeführt sein, ist aber nicht darauf begrenzt.
Die Hochgeschwindigkeitskonvertierungseinheit 202 umfasst einen ersten Eingabeanschluss 101, an den Testmusterdaten TPDATA mit niedriger Geschwindigkeit von einem Tester (nicht dargestellt) seriell eingegeben werden, und einen ersten Ausgabeanschluss, der eins zu eins mit dem ersten Eingabeanschluss 101 korrespondiert und die Testmusterdaten TPDATA mit hoher Geschwindigkeit seriell ausgibt.
Die Hochgeschwindigkeitskonvertierungseinheit 202 entspricht im Wesentlichen der Geschwindigkeitskonvertierungseinheit (200 aus 1) während des ersten Testmodus. Das bedeutet, wenn eine hohe Geschwindigkeit n Mal schneller als eine niedrige Geschwindigkeit ist, wobei n eine natürliche Zahl ist, gibt der erste Ausgabeanschluss 301 der Hochgeschwindigkeitskonvertierungseinheit 202 die in den ersten Ein gabeanschluss 101 eingegebenen Testmusterdaten TPDATA wiederholt n Mal aus.
Die Geschwindigkeitskonvertierungseinheit 202 umfasst eine erste Teststeuereinheit 210A, eine erste Taktbereitstellungseinheit 240A, eine erste Testmusterdatenspeichereinheit 250A, eine zweite Taktbereitstellungseinheit 260A und eine zweite Testmusterdatenspeichereinheit 270A. Im Detail wird die erste Teststeuereinheit 210A in Reaktion auf ein vorbestimmtes Testanforderungssignal PTEST2 freigegeben und stellt das erste Taktbereitstellungsanforderungssignal PCK1, ein erstes Ladesignal LOAD_IN1, das zweite Taktbereitstellungsanforderungssignal PCK2 und ein zweites Ladesignal LOAD_OUT1 gemäß einem vorbestimmten Timing zur Verfügung. Die erste Taktbereitstellungseinheit 240A empfängt das erste Taktbereitstellungsanforderungssignal PCK1 und stellt das erste Taktsignal CK1 zur Verfügung. Die erste Testmusterdatenspeichereinheit 250A speichert die Testmusterdaten TPDATA seriell, die seriell mit einer niedrigen Geschwindigkeit in Synchronisation mit dem ersten Taktsignal CK1 eingegeben werden, und speichert die Testmusterdaten TPDATA in Reaktion auf das erste Ladesignal LOAD_IN1 parallel. Die zweite Taktbereitstellungseinheit 260A empfängt das zweite Taktbereitstellungsanforderungssignal PCK2 und stellt das zweite Taktsignal CK2 zur Verfügung. Die zweite Testmusterdatenspeichereinheit 270A empfängt die in der ersten Testmusterdatenspeichereinheit 250A gespeicherten Testmusterdaten TPDATA in Reaktion auf das zweite Ladesignal LOAD_OUT1 und gibt die empfangenen Testmusterdaten TPDATA in Synchronisation mit dem zweiten Taktsignal CK2 seriell aus. Insbesondere empfängt die zweite Testmusterdatenspeichereinheit 270A die Testmusterdaten TPDATA in Reaktion auf das zweite, n Mal bereitgestellte Ladesignal LOAD_OUT1 wiederholend n Mal. Daher gibt die zweite Testmusterdatenspeichereinheit 270A die Testmusterdaten TPDATA in Synchronisation mit dem zweiten Taktsignal CK2 wiederholend n Mal aus.
Das mit hoher Geschwindigkeit arbeitende DUT 3 ist im Sockel 510 montiert. Daher werden die n Mal ausgegebenen Testmusterdaten TPDATA mit einer hohen Geschwindigkeit eingegeben und dann wiederholend mit hoher Geschwindigkeit n Mal ausgegeben. Das DUT 3 umfasst einen zweiten Eingabeanschluss 100, einen zweiten Ausgabeanschluss 300 und einen Durchgangspfad 290, der den zweiten Eingabeanschluss 100 und den zweiten Ausgabeanschluss 300 elektrisch verbindet, ohne durch eine interne Schaltung hindurch geleitet zu werden. Daher wird während des Leistungsfähigkeitstests des DUT 3 nur ein Ausfall getestet, der durch den Betrieb des Eingabeempfängers 110 und des Ausgabetreibers 310 verursacht wird, da ein durch die interne Schaltung verursachter Ausfall vermieden werden kann.
Die Niedergeschwindigkeitskonvertierungseinheit 203 umfasst einen dritten Eingabeanschluss 102, an den die vom DUT 3 mit hoher Geschwindigkeit ausgegebenen Testmusterdaten TPDATA seriell eingegeben werden, und einen dritten Ausgabeanschluss 302, der eins zu eins mit dem dritten Eingabeanschluss 102 korrespondiert und die Testmusterdaten TPDATA seriell mit niedriger Geschwindigkeit ausgibt.
Die Niedergeschwindigkeitskonvertierungseinheit 203 entspricht im Wesentlichen der Geschwindigkeitskonvertierungseinheit (200 aus 1) während des zweiten Testmodus. Das bedeutet, dass die hohe Geschwindigkeit n Mal schneller als die niedrige Geschwindigkeit ist, wobei n eine natürliche Zahl ist, und der dritte Ausgabeanschluss 302 der Niedergeschwindigkeitskonvertierungseinheit 203 die Testmusterdaten TPDATA ohne Wiederholung ausgibt, die wiederholend n Mal in den dritten Eingabeanschluss 102 eingegeben werden. Die Niedergeschwindigkeitskonvertierungseinheit 203 umfasst eine zweite Teststeuereinheit 210B, eine dritte Taktbereitstellungseinheit 240B, eine dritte Testmus terdatenspeichereinheit 250B, eine vierte Taktbereitstellungseinheit 260B und eine vierte Testmusterdatenspeichereinheit 270B.
9 zeigt ein Testsystem 200 zum Testen eines Halbleiterbauelements gemäß einer Ausführungsform der Erfindung. Unter Bezugnahme auf 9 umfasst das Testsystem 200 einen Steuerrechner 600, einen Testen 700, ein erstes DUT 1A und ein zweites DUT 1B.
Der Steuerrechner 600 steuert den Tester 700. Das bedeutet, dass der Steuerrechner 600 ein Steuersignal CTR zum Steuern des Testens 700 zur Verfügung stellt und eine Mehrzahl von Daten DATA in den Testen 700 lädt, um Testmusterdaten TPDATA zu erzeugen. Der Steuerrechner 600 kann ein Rechner mit hoher Leistungsfähigkeit sein, wie eine Workstation, oder eine Bulk-Speichereinheit wie eine Tastatur, ein Videoanzeigeterminal oder eine Diskette 610 umfassen.
Der Tester 700 umfasst einen Testmusterdatengenerator 710 und einen Formatierer 720. Der Testmusterdatengenerator 710 umfasst eine Steuereinheit 712, eine Steuerbitspeichereinheit 714 und eine Datenbitspeichereinheit 716. Die Steuereinheit 712 empfängt das Steuersignal CTR des Steuerrechners 600 und erzeugt ein erstes Adressensignal ADDR1 und ein zweites Adressensignal ADDR2. Die Steuerbitspeichereinheit 714 gibt ein Steuerbit CB aus, das mit dem empfangenen ersten Adressensignal ADDR1 korrespondiert. Die Datenbitspeichereinheit 716 gibt ein Datenbit DB aus, das mit dem zweiten Adressensignal ADDR2 korrespondiert.
Der Formatierer 720 empfängt das Steuerbit CB, erzeugt Testanforderungssignale PTEST0 und PTEST1 in einer vorbestimmten Form und stellt die Testanforderungssignale PTEST0 und PTEST1 dem ersten DUT 1A bzw. dem zweiten DUT 1B zur Verfügung. Das bedeutet, dass das erste DUT 1A das erste Testanforderungssignal PTEST0 mit dem hohen Pegel empfängt und das zweite Testanforderungssignal PTEST1 mit dem niedrigen Pegel empfängt und in den ersten Testmodus eintritt. Dadurch werden die Testmusterdaten TPDATA vom Tester 700 mit niedriger Geschwindigkeit seriell in einen ersten Eingabeanschluss 100A des ersten DUT 1A eingegeben, und ein erster Ausgabeanschluss 300A korrespondiert eins zu eins mit dem ersten Eingabeanschluss 100A und gibt die eingegebenen Testmusterdaten TPDATA mit der hohen Geschwindigkeit seriell aus.
Das zweite DUT 1B empfängt das erste Testanforderungssignal PTEST0 mit dem niedrigen Pegel und empfängt das zweite Testanforderungssignal PTEST1 mit dem hohen Pegel und tritt in den zweiten Testmodus ein. Dadurch werden die Testmusterdaten TPDATA vom ersten DUT1A mit der hohen Geschwindigkeit seriell in den ersten Eingabeanschluss 100B des zweiten DUT 1B eingegeben, und ein zweiter Ausgabeanschluss 300B korrespondiert eins zu eins mit dem zweiten Eingabeanschluss 100B und gibt die eingegebenen Testmusterdaten TPDATA mit der niedrigen Geschwindigkeit seriell aus.
Der Formatierer 720 empfängt das Datenbit DB, erzeugt die Testmusterdaten TPDATA in einer vorbestimmten Form und stellt die Testmusterdaten TPDATA dem ersten DUT 1A zur Verfügung. Der Formatierer 720 empfängt die vom zweiten DUT 1B ausgegebenen Testmusterdaten TPDATA und vergleicht damit die dem ersten DUT 1A zur Verfügung gestellten Testmusterdaten TPDATA. Dann stellt der Formatierer 720 ein Ergebnissignal RST dem Steuerrechner 600 abhängig von einem Vergleichsergebnis zur Verfügung. Ein solcher Vergleich kann durch einen separaten Fehlerprozessor (nicht dargestellt) anstatt vom Formatierer 720 durchgeführt werden.
Nachfolgend wird ein Testverfahren zum Testen eines Halbleiterbauelements gemäß einem Ausführungsbeispiel der Erfindung unter Be zugnahme auf die 9 und 10 beschrieben. Unter Bezugnahme auf die 9 und 10 werden in Schritt S810 das erste DUT 1A und das zweite DUT 1B bereitgestellt. Hierbei umfassen das erste DUT 1A und das zweite DUT 1B den ersten Eingabeanschluss 100A und den zweiten Eingabeanschluss 100B, in welche die Testmusterdaten TPDATA seriell mit der ersten Geschwindigkeit eingegeben werden, sowie den ersten Ausgabeanschluss 300A bzw. den zweiten Ausgabeanschluss 300B, die eins zu eins mit dem ersten Eingabeanschluss 100A und dem zweiten Eingabeanschluss 100B korrespondieren und seriell die Testmusterdaten TPDATA mit der zweiten Geschwindigkeit ausgeben, die sich von der ersten Geschwindigkeit unterscheidet. Das erste DUT 1A und das zweite DUT 1B weisen den ersten Testmodus auf, in dem die zweite Geschwindigkeit höher als die erste Geschwindigkeit ist, und weisen den zweiten Testmodus auf, in dem die zweite Geschwindigkeit niedriger als die ersten Geschwindigkeit ist.
Der erste Ausgabeanschluss 300A des ersten DUT 1A im ersten Testmodus und der zweite Eingabeanschluss 100B des zweiten DUT 1B im zweiten Testmodus werden in Schritt S820 elektrisch miteinander verbunden.
Dann werden die Testmusterdaten TPDATA mit der niedrigen Geschwindigkeit seriell an den ersten Eingabeanschluss 100A des ersten DUT 1A im ersten Testmodus angelegt, und die vom zweiten Ausgabeanschluss 300B des zweiten DUT 1B im zweiten Testmodus ausgegebenen Testmusterdaten TPDATA werden empfangen, um in Schritt S830 einen Normalbetrieb festzulegen.
Spezieller sollten, da der Testen 700 mit der niedrigen Geschwindigkeit arbeitet und das erste DUT 1A und das zweite DUT 1B mit der hohen Geschwindigkeit arbeiten, das erste DUT 1A im ersten Testmodus und das zweite DUT 1B im zweiten Testmodus sein. Durch eine Bestim mung, ob der Tester 700 abnormal arbeitet, ist es möglich, zu bestimmen, ob der erste Ausgabeanschluss 300A des ersten DUT 1A und der zweite Eingabeanschluss 100B des zweiten DUT 1B bei der hohen Geschwindigkeit normal arbeiten.
Dann werden in Schritt S840 der zweite Anschluss 300B des zweiten DUT 1B im ersten Testmodus und der erste Eingabeanschluss 100A des ersten DUT 1A im zweiten Testmodus elektrisch miteinander verbunden.
Spezieller werden die Positionen des ersten DUT 1A und des zweiten DUT 1B zur Verbindung vertauscht. Dann werden das erste Testanforderungssignal PTEST0 und das zweite Testanforderungssignal PTEST1 dem ersten DUT 1A und dem zweiten DUT 1B zur Verfügung gestellt, um das zweite DUT 1B in den ersten Testmodus und das erste DUT 1A in den zweiten Testmodus umzuschalten.
Dann werden die Testmusterdaten TPDATA seriell mit der niedrigen Geschwindigkeit an den zweiten Eingabeanschluss 100B des zweiten DUT 1B im ersten Testmodus angelegt, und die vom ersten Ausgabeanschluss 300A des ersten DUT 1A im zweiten Testmodus ausgegebenen Testmusterdaten TPDATA werden in Schritt S850 empfangen, um einen Normalbetrieb festzulegen.
Spezieller sollte, da der Testen 700 mit der niedrigen Geschwindigkeit arbeitet und das erste DUT 1A und das zweite DUT 1B mit der hohen Geschwindigkeit arbeiten, das zweite DUT 1B im ersten Testmodus und das erste DUT 1A im zweiten Testmodus sein. Durch eine Bestimmung, ob der Testen 700 abnormal arbeitet, ist es möglich, zu bestimmen, ob der zweite Ausgabeanschluss 300B des zweiten DUT 1B und der erste Eingabeanschluss 100A des ersten DUT 1A bei der hohen Geschwindigkeit normal arbeiten. Somit ist es durch nur zwei Tests möglich, zu bestimmen, ob der erste Eingabeanschluss 100A und der erste Ausgabeanschluss 300A des ersten DUT 1A und der zweite Eingabeanschluss 100B und der zweite Ausgabeanschluss 300B des zweiten DUT 1B normal arbeiten.
Wie oben ausgeführt ist, weisen ein Halbleiterspeicherbauelement, eine Testplatine zum Testen desselben und ein Testsystem und Verfahren zum Testen desselben gemäß der Erfindung bestimmte Vorteile auf. Erstens kann ein mit hoher Geschwindigkeit arbeitendes Halbleiterbauelement unter Verwendung eines Testers mit niedriger Betriebsgeschwindigkeit getestet werden. Zweitens kann, da eine separate komplizierte Schaltung nicht verwendet wird, ein durch eine solche Schaltung bewirkter Ausfall vermieden werden, wodurch die Zuverlässigkeit eines Testergebnisses verbessert wird. Drittens werden, da Eingabeanschlüsse und Ausgabeanschlüsse zum Eingeben und Ausgeben von Testmusterdaten eins zu eins miteinander korrespondieren, eine Mehrzahl von Eingabeanschlüssen und eine Mehrzahl von Ausgabeanschlüssen während eines Tests eines einzelnen Eingabeanschlusses und eines einzelnen Ausgabeanschlusses nicht verwendet. Dadurch können Testeffizienz und Zuverlässigkeit eines Testergebnisses verbessert werden.

Claims

Halbleiterbauelement mit – einem Eingabeanschluss (100), in den Testmusterdaten seriell mit einer ersten Geschwindigkeit eingegeben werden, gekennzeichnet durch – einen Ausgabeanschluss (300), der eins zu eins mit dem Eingabeanschluss (100) korrespondiert und die Testmusterdaten seriell mit einer zweiten Geschwindigkeit ausgibt, die sich von der ersten Geschwindigkeit unterscheidet.
Halbleiterbauelement nach Anspruch 1, wobei während des ersten Testmodus die zweite Geschwindigkeit höher als die erste Geschwindigkeit ist und während eines zweiten Testmodus die zweite Geschwindigkeit niedriger als die erste Geschwindigkeit ist.
Halbleiterbauelement nach Anspruch 1 oder 2, wobei die zweite Geschwindigkeit n Mal höher als die erste Geschwindigkeit ist und die Testmusterdaten ohne Wiederholung in den Eingabeanschluss eingegeben werden und der Ausgabeanschluss die Testmusterdaten wiederholend n Mal ausgibt, wobei n eine natürliche Zahl ist.
Halbleiterbauelement nach Anspruch 1 oder 2, wobei die erste Geschwindigkeit n Mal höher als die zweite Geschwindigkeit ist und die Testmusterdaten n Mal wiederholend in den Eingabeanschluss eingegeben werden und der Ausgabeanschluss die Testmusterdaten ohne Wiederholung ausgibt, wobei n eine natürliche Zahl ist.
Halbleiterbauelement nach einem der Ansprüche 1 bis 4, weiter umfassend einen Durchgangspfad, der den Eingabeanschluss elektrisch mit dem Ausgabeanschluss verbindet, ohne durch eine in terne Schaltung hindurch zu führen, wobei die Testmusterdaten über den Durchgangspfad übertragen werden.
Halbleiterbauelement nach Anspruch 5, weiter umfassend eine Geschwindigkeitskonvertierungseinheit (200), die im Durchgangspfad ausgebildet ist, die Testmusterdaten vom Eingabeanschluss empfängt und die Testmusterdaten mit der zweiten Geschwindigkeit dem Ausgabeanschluss zur Verfügung stellt.
Halbleiterbauelement nach einem der Ansprüche 1 bis 6, weiter umfassend – eine erste Testmusterdatenspeichereinheit (250), welche die Testmusterdaten seriell in Synchronisation mit einem ersten Taktsignal (CK1) mit der ersten Geschwindigkeit speichert, und – eine zweite Testmusterdatenspeichereinheit (270), welche die in der ersten Testmusterdatenspeichereinheit gespeicherten Testmusterdaten empfängt und speichert und die gespeicherten Testmusterdaten in Synchronisation mit einem zweiten Taktsignal (CK2) mit der zweiten Geschwindigkeit seriell zur Verfügung stellt.
Halbleiterbauelement nach Anspruch 7, wobei die erste Testmusterdatenspeichereinheit die seriell gespeicherten Testmusterdaten in Reaktion auf ein erstes Ladesignal parallel speichert.
Halbleiterbauelement nach Anspruch 7 oder 8, wobei die zweite Testmusterdatenspeichereinheit die in der ersten Testmusterdatenspeichereinheit gespeicherten Testmusterdaten in Reaktion auf ein zweites Ladesignal parallel speichert.
Halbleiterbauelement nach einem der Ansprüche 7 bis 9, wobei die Geschwindigkeitskonvertierungseinheit umfasst: – eine Teststeuereinheit (210), die ein erstes Taktbereitstellungsanforderungssignal, ein zweites Taktbereitstellungsanforderungssignal, das erste Ladesignal und das zweite Ladesignal gemäß einem vorbestimmten Timing in Reaktion auf ein Testanforderungssignal zur Verfügung stellt, – eine erste Taktbereitstellungseinheit (240), die das erste Taktbereitstellungsanforderungssignal empfängt und das erste Taktsignal zur Verfügung stellt, – die erste Testmusterdatenspeichereinheit, welche die am Eingabeanschluss eingegebenen Testmusterdaten in Synchronisation mit dem ersten Taktsignal seriell speichert und die seriell gespeicherten Testmusterdaten in Reaktion auf das erste Ladesignal parallel speichert, – eine zweite Taktbereitstellungseinheit (260), die das zweite Taktbereitstellungsanforderungssignal empfängt und das zweite Taktsignal zur Verfügung stellt, und – die zweite Testmusterdatenspeichereinheit, welche die von der ersten Testmusterdatenspeichereinheit übertragenen Testmusterdaten in Reaktion auf das zweite Ladesignal parallel speichert und die gespeicherten Testmusterdaten in Synchronisation mit dem zweiten Taktsignal seriell zur Verfügung stellt.
Testplatine zum Testen eines Halbleiterbauelements, wobei die Testplatine umfasst: – ein Schaltungsplatine (500), gekennzeichnet durch – eine Hochgeschwindigkeitskonvertierungseinheit (202), die auf der Schaltungsplatine ausgebildet ist und einen ersten Eingabeanschluss, in den Testmusterdaten seriell mit einer niedrigen Geschwindigkeit eingegeben werden, und einen ersten Ausgabeanschluss umfasst, der eins zu eins mit dem ersten Eingabe anschluss korrespondiert und die Testmusterdaten seriell mit einer hohen Geschwindigkeit ausgibt, – einen Sockel (510), der auf der Schaltungsplatine ausgebildet ist, wobei ein zu testendes Halbleiterbauelement in den Sockel montierbar ist, so dass das Halbleiterbauelement die von der Hochgeschwindigkeitskonvertierungseinheit ausgegebenen Testmusterdaten empfängt und mit der hohen Geschwindigkeit arbeitet, und – eine Niedergeschwindigkeitskonvertierungseinheit (203), die auf der Schaltungsplatine ausgebildet ist und einen zweiten Eingabeanschluss, in den vom zu testenden Halbleiterbauelement mit der hohen Geschwindigkeit ausgegebene Testmusterdaten seriell eingegeben werden, und einen zweiten Ausgabeanschluss umfasst, der eins zu eins mit dem zweiten Eingabeanschluss korrespondiert und die Testmusterdaten seriell mit der niedrigen Geschwindigkeit ausgibt.
Testplatine nach Anspruch 11, wobei die hohe Geschwindigkeit n Mal höher als die niedrige Geschwindigkeit ist und die Testmusterdaten ohne Wiederholung in den ersten Eingabeanschluss eingegeben werden und der erste Ausgabeanschluss die Testmusterdaten wiederholend n Mal ausgibt, wobei n eine natürliche Zahl ist.
Testplatine nach Anspruch 11, wobei die hohe Geschwindigkeit n Mal höher als die niedrige Geschwindigkeit ist und die Testmusterdaten wiederholend n Mal in den zweiten Eingabeanschluss eingegeben werden und der zweite Ausgabeanschluss die Testmusterdaten ohne Wiederholung ausgibt, wobei n eine natürliche Zahl ist.
Testplatine nach einem der Ansprüche 11 bis 13, wobei die Hochgeschwindigkeitskonvertierungseinheit umfasst: – eine erste Testmusterdatenspeichereinheit (250A), welche die Testmusterdaten in Synchronisation mit einem ersten Taktsignal (CK1) mit niedriger Geschwindigkeit seriell speichert, und – eine zweite Testmusterdatenspeichereinheit (270A), welche die in der ersten Testmusterdatenspeichereinheit gespeicherten Testmusterdaten empfängt und speichert und die gespeicherten Testmusterdaten in Synchronisation mit einem zweiten Taktsignal (CK2) mit hoher Geschwindigkeit seriell zur Verfügung stellt.
Testplatine nach einem der Ansprüche 11 bis 14, wobei die Niedergeschwindigkeitskonvertierungseinheit umfasst: – eine dritte Testmusterdatenspeichereinheit (250B), welche die Testmusterdaten in Synchronisation mit einem dritten Taktsignal (CK1) mit hoher Geschwindigkeit seriell speichert, und – eine vierte Testmusterdatenspeichereinheit (270B), welche die in der dritten Testmusterdatenspeichereinheit gespeicherten Testmusterdaten empfängt und speichert und die gespeicherten Testmusterdaten in Synchronisation mit einem vierten Taktsignal mit niedriger Geschwindigkeit seriell zur Verfügung stellt.
Testplatine nach einem der Ansprüche 11 bis 15, wobei das zu testende Halbleiterbauelement einen dritten Eingabeanschluss, einen dritten Ausgabeanschluss und einen Durchgangspfad aufweist, der den dritten Eingabeanschluss elektrisch mit dem dritten Ausgabeanschluss verbindet, ohne durch eine interne Schaltung hindurch zu führen, und die über den dritten Eingabeanschluss eingegebenen Testmusterdaten über den Durchgangspfad zum dritten Ausgabeanschluss überträgt.
Testsystem zum Testen eines Halbleiterbauelements, wobei das Testsystem umfasst: – einen Testen (700), der mit einer niedrigen Geschwindigkeit arbeitet, gekennzeichnet durch – ein erstes zu testendes Halbleiterbauelement (1A), das einen ersten Eingabeanschluss, in den vom Testen mit der niedrigen Geschwindigkeit bereitgestellte Testmusterdaten seriell eingegeben werden, und einen ersten Ausgabeanschluss umfasst, der eins zu eins mit dem ersten Eingabeanschluss korrespondiert und die eingegebenen Testmusterdaten seriell mit einer hohen Geschwindigkeit ausgibt, und – ein zweites zu testendes Halbleiterbauelement (1B), das einen zweiten Eingabeanschluss, in den die vom ersten zu testenden Halbleiterbauelement mit der hohen Geschwindigkeit ausgegebenen Testmusterdaten seriell eingegeben werden, und einen zweiten Ausgabeanschluss umfasst, der eins zu eins mit dem zweiten Eingabeanschluss korrespondiert und die eingegebenen Testmusterdaten seriell mit der niedrigen Geschwindigkeit ausgibt.
Testsystem nach Anspruch 17, wobei die hohe Geschwindigkeit n Mal höher als die niedrige Geschwindigkeit ist und die Testmusterdaten ohne Wiederholung in den ersten Eingabeanschluss eingegeben werden und der erste Ausgabeanschluss die Testmusterdaten wiederholend n Mal ausgibt, wobei n eine natürliche Zahl ist.
Testsystem nach Anspruch 17, wobei die hohe Geschwindigkeit n Mal höher als die niedrige Geschwindigkeit ist und die Testmusterdaten wiederholend n Mal in den zweiten Eingabeanschluss eingegeben werden und der zweite Ausgabeanschluss die Testmusterdaten ohne Wiederholung ausgibt, wobei n eine natürliche Zahl ist.
Testsystem nach einem der Ansprüche 17 bis 19, wobei das zu testende Halbleiterbauelement einen ersten Eingabeanschluss, einen ersten Ausgabeanschluss und einen Durchgangspfad aufweist, der den ersten Eingabeanschluss elektrisch mit dem ersten Ausgabeanschluss verbindet, ohne durch eine interne Schaltung hindurch zu führen, und die über den ersten Eingabeanschluss eingegebenen Testmusterdaten über den Durchgangspfad zum ersten Ausgabeanschluss überträgt.
Testsystem nach Anspruch 20, weiter umfassend eine Geschwindigkeitskonvertierungseinheit (200A), die im ersten Durchgangspfad ausgebildet ist, Testmusterdaten vom ersten Eingabeanschluss empfängt und die Testmusterdaten mit der zweiten Geschwindigkeit dem ersten Ausgabeanschluss seriell zur Verfügung stellt.
Testsystem nach einem der Ansprüche 17 bis 21, wobei das zu testende Halbleiterbauelement einen zweiten Eingabeanschluss, einen zweiten Ausgabeanschluss und einen Durchgangspfad aufweist, der den zweiten Eingabeanschluss elektrisch mit dem zweiten Ausgabeanschluss verbindet, ohne durch eine interne Schaltung hindurch zu führen, und über den zweiten Eingabeanschluss eingegebene Testmusterdaten über den Durchgangspfad zum zweiten Ausgabeanschluss überträgt.
Testsystem nach Anspruch 22, weiter umfassend eine Geschwindigkeitskonvertierungseinheit (200B), die im zweiten Durchgangspfad ausgebildet ist, Testmusterdaten vom zweiten Eingabeanschluss empfängt und die Testmusterdaten mit der zweiten Geschwindigkeit dem zweiten Ausgabeanschluss seriell zur Verfügung stellt.
Testverfahren zum Testen eines Halbleiterbauelements, mit folgenden Schritten: – Bereitstellen eines ersten zu testenden Halbleiterbauelements (1A) und eines zweiten zu testenden Halbleiterbauelements (1B), die jeweils einen Eingabeanschluss, in den Testmusterdaten seriell mit einer ersten Geschwindigkeit eingegeben werden, und einen Ausgabeanschluss umfassen, der eins zu eins mit dem Eingabeanschluss korrespondiert und die Testmusterdaten seriell mit einer zweiten Geschwindigkeit ausgibt, die von der ersten Geschwindigkeit verschieden ist, wobei in einem ersten Testmodus die zweite Geschwindigkeit höher als die erste Geschwindigkeit ist und in einem zweiten Testmodus die zweite Geschwindigkeit niedriger als die erste Geschwindigkeit ist, – elektrisches Verbinden des Ausgabeanschlusses des im ersten Testmodus zu testenden ersten Halbleiterbauelements und des Eingabeanschlusses des im zweiten Testmodus zu testenden zweiten Halbleiterbauelements, – serielles Anlegen der Testmusterdaten an den Eingabeanschluss des im ersten Testmodus zu testenden ersten Halbleiterbauelements und Empfangen der vom Ausgabeanschluss des im zweiten Testmodus zu testenden zweiten Halbleiterbauelements ausgegebenen Testmusterdaten, um einen Normalbetrieb zu bestimmen, – elektrisches Verbinden des Ausgabeanschlusses des im ersten Testmodus zu testenden zweiten Halbleiterbauelements und des Eingabeanschlusses des im zweiten Testmodus zu testenden ersten Halbleiterbauelements und – serielles Anlegen der Testmusterdaten an den Eingabeanschluss des im ersten Testmodus zu testenden zweiten Halbleiterbauelements und Empfangen der vom Ausgabeanschluss des im zweiten Testmodus zu testenden ersten Halbleiterbauelements ausgegebenen Testmusterdaten, um einen Normalbetrieb zu bestimmen.
Testverfahren nach Anspruch 24, wobei die zweite Geschwindigkeit n Mal höher als die erste Geschwindigkeit ist und die Testmusterdaten ohne Wiederholung in den Eingabeanschluss des im ersten Testmodus zu testenden Halbleiterbauelements eingegeben werden und der Ausgabeanschluss des im ersten Testmodus zu testenden Halbleiterbauelements die Testmusterdaten wiederholend n Mal ausgibt, wobei n eine natürliche Zahl ist.
Testverfahren nach Anspruch 24, wobei die erste Geschwindigkeit n Mal höher als die zweite Geschwindigkeit ist und die Testmusterdaten wiederholend n Mal in den Eingabeanschluss des im zweiten Testmodus zu testenden Halbleiterbauelements eingegeben werden und der Ausgabeanschluss des im zweiten Testmodus zu testenden Halbleiterbauelements die Testmusterdaten ohne Wiederholung ausgibt, wobei n eine natürliche Zahl ist.
Testverfahren nach einem der Ansprüche 24 bis 26, wobei das zu testende erste und zweite Halbleiterbauelement jeweils einen Durchgangspfad aufweisen, der den Eingabeanschluss elektrisch mit dem Ausgabeanschluss verbindet, ohne durch eine interne Schaltung hindurch zu führen, und über den Eingabeanschluss eingebene Testmusterdaten über den Durchgangspfad zum Ausgabeanschluss übertragen.