JPH01149543A - Ｆｉｆｏメモリ制御方法 - Google Patents
Ｆｉｆｏメモリ制御方法Info
- Publication number
- JPH01149543A JPH01149543A JP30792687A JP30792687A JPH01149543A JP H01149543 A JPH01149543 A JP H01149543A JP 30792687 A JP30792687 A JP 30792687A JP 30792687 A JP30792687 A JP 30792687A JP H01149543 A JPH01149543 A JP H01149543A
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- fifo memory
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- 238000000034 method Methods 0.000 title claims description 10
- 238000010586 diagram Methods 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 3
- 101001093690 Homo sapiens Protein pitchfork Proteins 0.000 description 1
- 102100036065 Protein pitchfork Human genes 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔１既 要〕
マルチメディア多重化装置等において端末装置との一イ
ンタフェース部に使用されるＦＩＦＯ（ＦｉｒｓｔＩｎ
Ｆｉｒｓｔ ０ｕｔ）メモリを用いた速度変換回路に
係り、特にデータ遅延時間を一定レベル以下に保つＦＩ
ＦＯメモリ制御方法に関し、 データ遅延時間の監視を確実に行い、データ遅延時間を
一定レベル以下に保つＦＩＦＯメモリ制御方法を提供す
ることを口約とし、 信号データ及びテストパターン発生／チェック回路の出
力のテストパターンを入力して蓄え、所定の時間毎に所
定の速度で順次出力するＦＩＦＯメモリと、テストパタ
ーンを発生し、ＦＩＦＯメモリの出力のテストパターン
を入力してＦＩＦＯメモリにおけるデータの遅延時間を
求め、遅延時間が所定の値を越えた時ＦＩＦＯメモリに
蓄えたデータを消去するための制御信号を出力するテス
トパターン発生／チェック回路とを有するＦＩＦＯメモ
リ制御回路において、ＦＩＦＯメモリの入力とテストパ
ターン発生／チェック回路の出力の間に挿入され、信号
データとテストパターンを信号データの速度の２倍の速
度のクロックにより多重化を行う多重化手段と、ＦＩＦ
Ｏメモリの出力とテストパターン発生／チェック回路の
入力の間に挿入され、多重化した信号データとテストパ
ターンとを分離する多重化分離手段とをＦＩＦＯメモリ
制御回路に付加し、ＦＩＦＯメモリにおける信号データ
の入力と出力の間の遅延時間を制御するように構成する
。
ンタフェース部に使用されるＦＩＦＯ（ＦｉｒｓｔＩｎ
Ｆｉｒｓｔ ０ｕｔ）メモリを用いた速度変換回路に
係り、特にデータ遅延時間を一定レベル以下に保つＦＩ
ＦＯメモリ制御方法に関し、 データ遅延時間の監視を確実に行い、データ遅延時間を
一定レベル以下に保つＦＩＦＯメモリ制御方法を提供す
ることを口約とし、 信号データ及びテストパターン発生／チェック回路の出
力のテストパターンを入力して蓄え、所定の時間毎に所
定の速度で順次出力するＦＩＦＯメモリと、テストパタ
ーンを発生し、ＦＩＦＯメモリの出力のテストパターン
を入力してＦＩＦＯメモリにおけるデータの遅延時間を
求め、遅延時間が所定の値を越えた時ＦＩＦＯメモリに
蓄えたデータを消去するための制御信号を出力するテス
トパターン発生／チェック回路とを有するＦＩＦＯメモ
リ制御回路において、ＦＩＦＯメモリの入力とテストパ
ターン発生／チェック回路の出力の間に挿入され、信号
データとテストパターンを信号データの速度の２倍の速
度のクロックにより多重化を行う多重化手段と、ＦＩＦ
Ｏメモリの出力とテストパターン発生／チェック回路の
入力の間に挿入され、多重化した信号データとテストパ
ターンとを分離する多重化分離手段とをＦＩＦＯメモリ
制御回路に付加し、ＦＩＦＯメモリにおける信号データ
の入力と出力の間の遅延時間を制御するように構成する
。
本発明は、マルチメディア多重化装置等において端末装
置とのインタフェース部に使用されるＰＩＦＯメモリを
用いた速度変換回路に係り、特にデータ遅延時間を一定
レベル以下に保つＦＩＦＯメモリ制御方法の改良に関す
るものである。
置とのインタフェース部に使用されるＰＩＦＯメモリを
用いた速度変換回路に係り、特にデータ遅延時間を一定
レベル以下に保つＦＩＦＯメモリ制御方法の改良に関す
るものである。
この際、データ遅延時間の監視を確実に行い、データ遅
延時間を一定レベル以下に保つことのできるＦＩＦＯメ
モリ制御方法が要望されている。
延時間を一定レベル以下に保つことのできるＦＩＦＯメ
モリ制御方法が要望されている。
第４図は一例のデータ伝送システムの構成ブロック図で
ある。
ある。
第５図は一例のＦＩＦＯメモリの動作を説明する図であ
る。
る。
第６図は従来例の回路構成ブロック図である。
第７図は従来例の動作を説明するタイムチャートである
。
。
第４図において、マルチメディア多重化装置においては
、入力のインタフェース部において端末装置からの信号
データの時分割多重化を行い、例えば１．５ Ｍｂ八又
は ６．３ Ｍｂ／ｓの速度に変換しディジタル回線を
介して相手側のマルチメディア多重化装置に転送する。
、入力のインタフェース部において端末装置からの信号
データの時分割多重化を行い、例えば１．５ Ｍｂ八又
は ６．３ Ｍｂ／ｓの速度に変換しディジタル回線を
介して相手側のマルチメディア多重化装置に転送する。
相手側のマルチメディア多重化装置においては、時分割
多重化したデータを分離し元の低速のデータに変換し、
希望する相手側の端末装置に転送する。
多重化したデータを分離し元の低速のデータに変換し、
希望する相手側の端末装置に転送する。
上記の送信側のマルチメディア多重化装置の入力のイン
タフェース部において、入力の低速のデータを高速の出
力データに変換するために、インタフェース部の速度変
換回路にＦＩＦＯメモリを用いている。そして、例えば
第５図（ａ）に示すように通常は、例えば６個単位のデ
ータ（■〜■）をＦＩＦＯメモリに蓄え順次出力してい
た。しかし、一定量以上のデータが蓄えられるとその分
だけデータ遅延時間が増大して、データの伝送に時間が
かかることになる。このため、第５図（ｂ）に示すよう
にＦＩＦＯメモリにマスクリセットをかけて、内部に蓄
えたデータを消去する。
タフェース部において、入力の低速のデータを高速の出
力データに変換するために、インタフェース部の速度変
換回路にＦＩＦＯメモリを用いている。そして、例えば
第５図（ａ）に示すように通常は、例えば６個単位のデ
ータ（■〜■）をＦＩＦＯメモリに蓄え順次出力してい
た。しかし、一定量以上のデータが蓄えられるとその分
だけデータ遅延時間が増大して、データの伝送に時間が
かかることになる。このため、第５図（ｂ）に示すよう
にＦＩＦＯメモリにマスクリセットをかけて、内部に蓄
えたデータを消去する。
従来例の回路構成を第６図に示すが、２つの入力を有す
るｒ’ＴＦｏメモリ１の一方の入力ＤＩＩに入力データ
を加え、他方の入力０１２にテストパターン発生／チェ
ック回路２の出力のテストパターンを加える。そして、
入力ＣＫＩにクロック発生源（図示しない）から入力デ
ータと同速度のクロックを加え、上記の入力データ及び
テストパターンを順次ＦＩＦＯメモリｌに蓄える。これ
を第７図の（１）、（２）及び（５）にタイムチャート
で示す。
るｒ’ＴＦｏメモリ１の一方の入力ＤＩＩに入力データ
を加え、他方の入力０１２にテストパターン発生／チェ
ック回路２の出力のテストパターンを加える。そして、
入力ＣＫＩにクロック発生源（図示しない）から入力デ
ータと同速度のクロックを加え、上記の入力データ及び
テストパターンを順次ＦＩＦＯメモリｌに蓄える。これ
を第７図の（１）、（２）及び（５）にタイムチャート
で示す。
一方、第７図（３）、（４）及び（６）に示すようにＦ
ＴＦＯメモリ１のクロック端子ＣＫＯに、入カクロソク
の数倍程度の速度のクロックをクロック源（図示しない
）から加えることにより、出力クロックに同期して入力
データが高速のデータに変換され、テストパターンも同
様に対応してせまいパルス幅のパルスに変換されて、そ
れぞれｒ）Ｏｆ及び００２から出力される。テストパタ
ーンはテストパターン発生／チェック回路２にフィード
バックして加えられる。そして、第７図（５）及び（６
）に示すように、テストパターンの出力開始時とフィー
ドバック後の入力時の差としてのデータの遅延時間が求
められる。
ＴＦＯメモリ１のクロック端子ＣＫＯに、入カクロソク
の数倍程度の速度のクロックをクロック源（図示しない
）から加えることにより、出力クロックに同期して入力
データが高速のデータに変換され、テストパターンも同
様に対応してせまいパルス幅のパルスに変換されて、そ
れぞれｒ）Ｏｆ及び００２から出力される。テストパタ
ーンはテストパターン発生／チェック回路２にフィード
バックして加えられる。そして、第７図（５）及び（６
）に示すように、テストパターンの出力開始時とフィー
ドバック後の入力時の差としてのデータの遅延時間が求
められる。
このようにして、データ遅延時間を常時監視して、それ
がある値以上増大した場合にはＦＩＦＯメモＩ７１にマ
スクリセット（ＭＲ）をかけて、蓄えたデータを消去し
ている。
がある値以上増大した場合にはＦＩＦＯメモＩ７１にマ
スクリセット（ＭＲ）をかけて、蓄えたデータを消去し
ている。
しかしながら上述のＦＩＦＯメモリ制御方法においては
、実際のデータ遅延時間を直接監視しているわけではな
く、各入力（Ｄｌｌ、ＤＩ２、−−−）毎の遅延時間が
異なれば正常に機能しないという問題点があった。
、実際のデータ遅延時間を直接監視しているわけではな
く、各入力（Ｄｌｌ、ＤＩ２、−−−）毎の遅延時間が
異なれば正常に機能しないという問題点があった。
したがって本発明の目的は、データ遅延時間の監視を確
実に行い、データ遅延時間を一定レベル以下に保つＦＩ
ＦＯメモリ制御方法を提供することにある。
実に行い、データ遅延時間を一定レベル以下に保つＦＩ
ＦＯメモリ制御方法を提供することにある。
上記問題点は第１図に示す回路構成によって解決される
。
。
即ち第１図において、信号データ及びテストパターン発
生／チェック回路の出力のテストパターンを入力して蓄
え、所定の時間毎に所定の速度で１１１次出力するＦＩ
ＦＯメモＩＪ１００と、テストパターンを発生し、ＦＩ
ＦＯメモリの出力のテストパターンを入力してＦＩＦＯ
メモリにおけるデータの遅延時間を求め、遅延時間が所
定の値を越えた時ＦＩＦＯメモリに蓄えたデータを消去
するための制御信号を出力するテストパターン発生／チ
ェック回路２００とを有するＦＩＦＯメモリ制御回路に
おいて、３００はＦＩＦＯメモリ１００の入力とテスト
パターン発生／チェック回路２００の出力の間に挿入さ
れ、信号データとテストパターンを信号データの速度の
２倍の速度のクロックにより多重化を行う多重化手段で
ある。
生／チェック回路の出力のテストパターンを入力して蓄
え、所定の時間毎に所定の速度で１１１次出力するＦＩ
ＦＯメモＩＪ１００と、テストパターンを発生し、ＦＩ
ＦＯメモリの出力のテストパターンを入力してＦＩＦＯ
メモリにおけるデータの遅延時間を求め、遅延時間が所
定の値を越えた時ＦＩＦＯメモリに蓄えたデータを消去
するための制御信号を出力するテストパターン発生／チ
ェック回路２００とを有するＦＩＦＯメモリ制御回路に
おいて、３００はＦＩＦＯメモリ１００の入力とテスト
パターン発生／チェック回路２００の出力の間に挿入さ
れ、信号データとテストパターンを信号データの速度の
２倍の速度のクロックにより多重化を行う多重化手段で
ある。
４００はＦＩＦＯメモリ１００の出力とテストパターン
発生／チェック回路２００の入力の間に挿入され、多重
化した信号データどテストパターンとを分離する多重化
分離手段である。
発生／チェック回路２００の入力の間に挿入され、多重
化した信号データどテストパターンとを分離する多重化
分離手段である。
上記の３００と４００をＦＴＦＯメモリ制御回路に付加
することにより、ＦＩＦＯメモリにおける信号データの
入力と出力の間の遅延時間を制御する。
することにより、ＦＩＦＯメモリにおける信号データの
入力と出力の間の遅延時間を制御する。
第１図において、多重化手段３００に信号データ及びテ
ストパターン発生／チェック回路の出力のテストパター
ンを入力し、信号データの速度の２倍の速度のクロック
により時分割多重化を行う。
ストパターン発生／チェック回路の出力のテストパター
ンを入力し、信号データの速度の２倍の速度のクロック
により時分割多重化を行う。
この多重化した出力をＦＩＦＯメモリ１００に入力して
所定の時間蓄えた後、所定の伝送速度で順次出力する。
所定の時間蓄えた後、所定の伝送速度で順次出力する。
ＦＩＦＯメモリの出力を多重化分離手段４００に加えて
、信号データとテストパターンに分離する。
、信号データとテストパターンに分離する。
テストパターンをテストパターン発生／チェック回路に
フィードバックして加えて、前述のテストパターン出力
開始時とフィードバック入力した時点との差としてのデ
ータ遅延時間を求める。そして、データ遅延時間が一定
のレベルを越えた時制御信号を出力してＦＩＦＯメモリ
に蓄えたデータを消去する。
フィードバックして加えて、前述のテストパターン出力
開始時とフィードバック入力した時点との差としてのデ
ータ遅延時間を求める。そして、データ遅延時間が一定
のレベルを越えた時制御信号を出力してＦＩＦＯメモリ
に蓄えたデータを消去する。
第２図は本発明の実施例のＦＩＦＯメモリ制御方法を用
いた回路構成ブロック図である。
いた回路構成ブロック図である。
第３図は実施例の動作を説明するタイムチャートである
。
。
全図を通じて同一符号は同一対象物を示す。
第２図において、ＦＩＦＯメモリｌＯの前段に設けた多
重化回路（以下ＭｔｌＸと称する）３０に、入力データ
及びテストパターン発生／チｙ−ツタ回路２０の出力の
テストパターンを加える。そして、第３図の（１１に示
すような入力データの２倍の速度のクロックを加えるこ
とにより、入力データ（同図（２））及びテストパター
ン（同図（３））を同図（４）に示すフォーマントで時
分割多重化を行う。時分割多重化したＭＬＩＸ ３０の
出力は、入力データの速度の２倍の速度でＦＴＦＯメモ
リ刊に入力し一定時間蓄えられる。
重化回路（以下ＭｔｌＸと称する）３０に、入力データ
及びテストパターン発生／チｙ−ツタ回路２０の出力の
テストパターンを加える。そして、第３図の（１１に示
すような入力データの２倍の速度のクロックを加えるこ
とにより、入力データ（同図（２））及びテストパター
ン（同図（３））を同図（４）に示すフォーマントで時
分割多重化を行う。時分割多重化したＭＬＩＸ ３０の
出力は、入力データの速度の２倍の速度でＦＴＦＯメモ
リ刊に入力し一定時間蓄えられる。
ｐｔｐｏメモリ１０のＣＫＯに第３図（５）に示すよう
な入力クロックの数倍程度のクロック（従来例の場合の
２倍の速度）を加えることにより、第３図（６）に示す
ような高速化され、時分割多重化したデータ（同図（６
）の■〜■）及びテストパターン（■゛〜■゛）が出力
される。上記データ及びテストパタ−ンが多重化分離回
路（以下ＤＭＵＸと称する）４０に加えられ、同図（７
）及び（８）に示すように出力データとテストパターン
に分離される。テストパタ−ンはテストパターン発生／
チェック回路２０に加えられる。そして、第３図に示す
ように、テストパターン出力開始時とテストパターン入
力時との間の差の時間としてのデータ遅延時間が求めら
れる。
な入力クロックの数倍程度のクロック（従来例の場合の
２倍の速度）を加えることにより、第３図（６）に示す
ような高速化され、時分割多重化したデータ（同図（６
）の■〜■）及びテストパターン（■゛〜■゛）が出力
される。上記データ及びテストパタ−ンが多重化分離回
路（以下ＤＭＵＸと称する）４０に加えられ、同図（７
）及び（８）に示すように出力データとテストパターン
に分離される。テストパタ−ンはテストパターン発生／
チェック回路２０に加えられる。そして、第３図に示す
ように、テストパターン出力開始時とテストパターン入
力時との間の差の時間としてのデータ遅延時間が求めら
れる。
そして、遅延時間が一定のレベルを越えた時ＦＴＦＯメ
モリ１０にマスクリセットをかける。
モリ１０にマスクリセットをかける。
以上説明のように本発明によれば、データ遅延時間の監
視を確実に行うことができる。その結果、データ遅延時
間を一定レベル以下に保つことができ、回路の信頼性を
高めることができる。
視を確実に行うことができる。その結果、データ遅延時
間を一定レベル以下に保つことができ、回路の信頼性を
高めることができる。
第１図は本発明の原理図、
第２図は本発明の実施例のＦＩＦＯメモリ制御方法を用
いた回路構成ブロック図、 第３図は実施例の動作を説明するタイムチャート、 第４図は一例のデータ伝送システムの構成ブロック図、 第５図は一例のＦＩＦＯメモリの動作を説明する図、第
６図は従来例の回路構成ブロック図、第７図は従来例の
動作を説明するタイムチャートである。 図において １００ はＦＩＦＯメモリ、 ２００はテストパターン発生／チェック回路、３００は
多重化手段、 ４００は多重化分離手段 を示す。 小発碩の原理図 茅 Ｉ Ｑ 従来りＪの匣ｐ各騰ベフ゛ロツフ図 事 乙 口 ６し釆イクυの喀で（１４言１月するタイムケで一ト牛
７ 圀
いた回路構成ブロック図、 第３図は実施例の動作を説明するタイムチャート、 第４図は一例のデータ伝送システムの構成ブロック図、 第５図は一例のＦＩＦＯメモリの動作を説明する図、第
６図は従来例の回路構成ブロック図、第７図は従来例の
動作を説明するタイムチャートである。 図において １００ はＦＩＦＯメモリ、 ２００はテストパターン発生／チェック回路、３００は
多重化手段、 ４００は多重化分離手段 を示す。 小発碩の原理図 茅 Ｉ Ｑ 従来りＪの匣ｐ各騰ベフ゛ロツフ図 事 乙 口 ６し釆イクυの喀で（１４言１月するタイムケで一ト牛
７ 圀
Claims (1)
- 【特許請求の範囲】 信号データ及びテストパターン発生／チェック回路の出
力のテストパターンを入力して蓄え、所定の時間毎に所
定の速度で順次出力するＦＩＦＯメモリ（１００）と、
該テストパターンを発生し、該ＦＩＦＯメモリの出力の
テストパターンを入力して該ＦＩＦＯメモリにおけるデ
ータの遅延時間を求め、該遅延時間が所定の値を越えた
時該ＦＩＦＯメモリに蓄えたデータを消去するための制
御信号を出力するテストパターン発生／チェック回路（
２００）とを有するＦＩＦＯメモリ制御回路において、 該ＦＩＦＯメモリ（１００）の入力と該テストパターン
発生／チェック回路（２００）の出力の間に挿入され、
該信号データと該テストパターンを該信号データの速度
の２倍の速度のクロックにより多重化を行う多重化手段
（３００）と、 該ＦＩＦＯメモリ（１００）の出力と該テストパターン
発生／チェック回路（２００）の入力の間に挿入され、
多重化した該信号データと該テストパターンとを分離す
る多重化分離手段（４００）とを該ＦＩＦＯメモリ制御
回路に付加し、該ＦＩＦＯメモリにおける信号データの
入力と出力の間の遅延時間を制御するようにしたことを
特徴とするＦＩＦＯメモリ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30792687A JPH01149543A (ja) | 1987-12-04 | 1987-12-04 | Ｆｉｆｏメモリ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30792687A JPH01149543A (ja) | 1987-12-04 | 1987-12-04 | Ｆｉｆｏメモリ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01149543A true JPH01149543A (ja) | 1989-06-12 |
Family
ID=17974831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30792687A Pending JPH01149543A (ja) | 1987-12-04 | 1987-12-04 | Ｆｉｆｏメモリ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01149543A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007024884A (ja) * | 2005-07-11 | 2007-02-01 | Samsung Electronics Co Ltd | 半導体装置、テスト基板、半導体装置のテストシステム及び半導体装置のテスト方法 |
-
1987
- 1987-12-04 JP JP30792687A patent/JPH01149543A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007024884A (ja) * | 2005-07-11 | 2007-02-01 | Samsung Electronics Co Ltd | 半導体装置、テスト基板、半導体装置のテストシステム及び半導体装置のテスト方法 |
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