JPS62236200A - 書込みパルスマ−ジン試験方式 - Google Patents
書込みパルスマ−ジン試験方式Info
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- JPS62236200A JPS62236200A JP61079466A JP7946686A JPS62236200A JP S62236200 A JPS62236200 A JP S62236200A JP 61079466 A JP61079466 A JP 61079466A JP 7946686 A JP7946686 A JP 7946686A JP S62236200 A JPS62236200 A JP S62236200A
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- JP
- Japan
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- write pulse
- phase
- pulse
- write
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title abstract description 17
- 238000010998 test method Methods 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000000428 dust Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 210000003205 muscle Anatomy 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は読み誓き可能なメモ’） （ＲＡＭ）に印加
する侵込みパルスのマージン（全容）を試験する試験方
式に関する。
する侵込みパルスのマージン（全容）を試験する試験方
式に関する。
従来、この畦のマーノン試験方式とし・Ｃは、クロック
周波数を通常動作時より４ｂ高くし・Ｃ試験を行うクロ
ックマージン試峻が行われている。この試験により正し
く動作すると−４することにより、通常のクロック周波
数におい°Ｃ％は度等の周囲の＋件が′Ｒ旬してもこの
艮Ｖｔが安定して動作することｔ−昧征している。
周波数を通常動作時より４ｂ高くし・Ｃ試験を行うクロ
ックマージン試峻が行われている。この試験により正し
く動作すると−４することにより、通常のクロック周波
数におい°Ｃ％は度等の周囲の＋件が′Ｒ旬してもこの
艮Ｖｔが安定して動作することｔ−昧征している。
しかし、前８名し九従来のマージン試験方式はＲＡＭ
ｔ？含むノ臂スジζおいては不十分である。舊２崗はＲ
ＡＭを含むノ９スの構成を示している。すなわち。
ｔ？含むノ臂スジζおいては不十分である。舊２崗はＲ
ＡＭを含むノ９スの構成を示している。すなわち。
フリップフロップ１２の出力がフリップフロップなどの
時間遅れを伴う順序回路以外のＡＮＤ回路、ＯＲ回路、
演算回路など、入力に対して１ζぐ出力が発生する組合
せ回路１３へ供給され、その組合せ回路１３の出力がＲ
ＡＭ １４に書込まれ、ＲＡＭ１４の１１・し出し出力
が・組合せ回路１５を通じてフリッデフロッデ１６に入
力でれる。フリップフロラ！１２．１６は端子１７から
のクロックパルスにより動作し、ＲＡＭ ｌ ４には書
込み・ぐシスが端子１８から与えられる、フリップフロ
ラ！１２ 、１６にクロック端子１７から第３図Ａに示
すクロックパルスが印加され、ＲＡＭ １４に書込み端
子１８からａｇ３図ＢＫ示す書込みノーシスが印加され
るとする。これらのクロックパルス、畜込みノ母シスの
位相関係におい°ＣクロックΔパルスエツジＥと−）込
みＩ譬シスの前縁Ｆとの間の時間ｔ、と５次のクロック
パルスのエツジ■と書込みｔ４ルスの後Ｆ、１１Ｉａと
の同の時ｆｉＪｆｆｔｈとの２つの時間がある程度以上
なければならない。
時間遅れを伴う順序回路以外のＡＮＤ回路、ＯＲ回路、
演算回路など、入力に対して１ζぐ出力が発生する組合
せ回路１３へ供給され、その組合せ回路１３の出力がＲ
ＡＭ １４に書込まれ、ＲＡＭ１４の１１・し出し出力
が・組合せ回路１５を通じてフリッデフロッデ１６に入
力でれる。フリップフロラ！１２．１６は端子１７から
のクロックパルスにより動作し、ＲＡＭ ｌ ４には書
込み・ぐシスが端子１８から与えられる、フリップフロ
ラ！１２ 、１６にクロック端子１７から第３図Ａに示
すクロックパルスが印加され、ＲＡＭ １４に書込み端
子１８からａｇ３図ＢＫ示す書込みノーシスが印加され
るとする。これらのクロックパルス、畜込みノ母シスの
位相関係におい°ＣクロックΔパルスエツジＥと−）込
みＩ譬シスの前縁Ｆとの間の時間ｔ、と５次のクロック
パルスのエツジ■と書込みｔ４ルスの後Ｆ、１１Ｉａと
の同の時ｆｉＪｆｆｔｈとの２つの時間がある程度以上
なければならない。
しかし、６込み・々シスのエツジＦおよびＧはクロック
ツ譬ルスのエツジＥにより作られるのが一般的であゆ、
前述のクロック速度を多少速くするクロックマージン試
験ではクロックパルスについての余裕試験が行われると
共ＶＣ，ｔ、 ｌ ｔｗ（書込み）Ｊ？ルシス）は一定
であるからクロックパルスの周波数を上げるとｔｈが小
さくなり、正しく動作することはｔｈに余裕があり、つ
まりｔｈのマージンは試瀘嘔れるが、ｔ、は試験されな
い。なおｔｈ、 ｔｙが一定になるようＫすることによ
りクロックマージン試ノ噴によりｔ、のマージンを試験
することは可能であるが、この場合はｔｈが試験されな
い。
ツ譬ルスのエツジＥにより作られるのが一般的であゆ、
前述のクロック速度を多少速くするクロックマージン試
験ではクロックパルスについての余裕試験が行われると
共ＶＣ，ｔ、 ｌ ｔｗ（書込み）Ｊ？ルシス）は一定
であるからクロックパルスの周波数を上げるとｔｈが小
さくなり、正しく動作することはｔｈに余裕があり、つ
まりｔｈのマージンは試瀘嘔れるが、ｔ、は試験されな
い。なおｔｈ、 ｔｙが一定になるようＫすることによ
りクロックマージン試ノ噴によりｔ、のマージンを試験
することは可能であるが、この場合はｔｈが試験されな
い。
このようにクロック・ぐシスのマージン試験では書込み
パルスのマージン試験を行りことはできない。
パルスのマージン試験を行りことはできない。
この発明の舊込みパルスマージン試埃万式は、書込み・
パルスの位相調整用に複数の位相調整器と、位相調Ｗ器
の任意の出力ｔ−選択する選択回路とを設け、その選択
回路による選択によ抄クロック・パルスに対する位相が
異なっ友書込みパルスを得、これｆ ＲＡＭへ印加する
ことによＶ＊込み・ぐシスのマージンを試験する。つま
り前記書込みノ譬シスの位相調整として、通常の・四作
状態における書込み／ぐシスより所定量進んだ書込み・
パルスと、所定量遅れた書込みノ母シスを得ることがで
きるようＫ。
パルスの位相調整用に複数の位相調整器と、位相調Ｗ器
の任意の出力ｔ−選択する選択回路とを設け、その選択
回路による選択によ抄クロック・パルスに対する位相が
異なっ友書込みパルスを得、これｆ ＲＡＭへ印加する
ことによＶ＊込み・ぐシスのマージンを試験する。つま
り前記書込みノ譬シスの位相調整として、通常の・四作
状態における書込み／ぐシスより所定量進んだ書込み・
パルスと、所定量遅れた書込みノ母シスを得ることがで
きるようＫ。
これら書込みノ４シスを用いることにより、前記所定量
だけ余裕があるか否かを試験することができる・ 〔実施例〕 次にこの発明を図面を参照して説明する。第１図はこの
発明の一実施例を示すブロック図であり、ライトノパル
ス入力端子２１はそれぞれドライバー回路２２．２３．
２４を通じて位相調整器２５゜２６．２７の入力側に接
続される。これら位相調整器２５．２６．２７の出力の
一つが選択回路２８により祷≠岬選択されて再込み・や
シス出力端子２９へ出力される。選択回路２８は選択端
子３１゜３２の選択信号により制御される。書込みノ４
シス出力端子２９は前述した８１！２図における書込み
パルス端子１８に接続される。
だけ余裕があるか否かを試験することができる・ 〔実施例〕 次にこの発明を図面を参照して説明する。第１図はこの
発明の一実施例を示すブロック図であり、ライトノパル
ス入力端子２１はそれぞれドライバー回路２２．２３．
２４を通じて位相調整器２５゜２６．２７の入力側に接
続される。これら位相調整器２５．２６．２７の出力の
一つが選択回路２８により祷≠岬選択されて再込み・や
シス出力端子２９へ出力される。選択回路２８は選択端
子３１゜３２の選択信号により制御される。書込みノ４
シス出力端子２９は前述した８１！２図における書込み
パルス端子１８に接続される。
例えば位相調整器２５の出力が選択された場合が通常動
作時の書込みノ譬シスの位相とし、この時の波形を第３
図Ｂとする。位相調整器２６ 、２７の出力がそれぞれ
選択された時のそれぞれの書込みノ９シス波形を′Ｗ、
３図Ｃ、ＤＫ、示すように通常動作の書込みノ々シス（
第３図Ｂ）に対しφまたけ遅ｔＬ念ものと、φ、だけ進
んだものとする。
作時の書込みノ譬シスの位相とし、この時の波形を第３
図Ｂとする。位相調整器２６ 、２７の出力がそれぞれ
選択された時のそれぞれの書込みノ９シス波形を′Ｗ、
３図Ｃ、ＤＫ、示すように通常動作の書込みノ々シス（
第３図Ｂ）に対しφまたけ遅ｔＬ念ものと、φ、だけ進
んだものとする。
書込みノクシスマージン試験時に第１図の選択端子３１
．３２により書込み／＃ルシス位相を第３図Ｃ，Ｄの波
形のようにクロック・ぐシス（第３図Ａ）に対し変化さ
せることにより、書込みノタシスの後縁側のマーノンお
よび前縁側のマージンをそれぞれ試験することが可能と
なる。つまりこれら書込みノ４シスに対し正しく動作す
る場合はφ菫 、φ２だけそれぞれ余裕があることにな
る。
．３２により書込み／＃ルシス位相を第３図Ｃ，Ｄの波
形のようにクロック・ぐシス（第３図Ａ）に対し変化さ
せることにより、書込みノタシスの後縁側のマーノンお
よび前縁側のマージンをそれぞれ試験することが可能と
なる。つまりこれら書込みノ４シスに対し正しく動作す
る場合はφ菫 、φ２だけそれぞれ余裕があることにな
る。
また、第１図に示す回路を複数用意し、装置内を任碌の
クロックｔζ分割して個々に湛込みノぐシスを分配する
ことにより、個々のブロックについ°Ｃ嚇込みノ母シス
マージン試験管行うことも可能である。
クロックｔζ分割して個々に湛込みノぐシスを分配する
ことにより、個々のブロックについ°Ｃ嚇込みノ母シス
マージン試験管行うことも可能である。
以上説明したようにこの発明は僅込み・パルス調整用に
ｆＭ故の位相調整器を持ち、クロック・ぐシスに対する
書込み、ｐ４ルスの位相を位相調整器の任意の出力全選
択してＲＡＭ Ｋ印加できるよう構、成することにより
、書込み１４ルスのクロックに対する位相を変化させる
ことを可能としたことにより、ＲＡＭを含む・ぐスの書
込みノパルスのマージン試験全有効に行うことができる
効果がある。
ｆＭ故の位相調整器を持ち、クロック・ぐシスに対する
書込み、ｐ４ルスの位相を位相調整器の任意の出力全選
択してＲＡＭ Ｋ印加できるよう構、成することにより
、書込み１４ルスのクロックに対する位相を変化させる
ことを可能としたことにより、ＲＡＭを含む・ぐスの書
込みノパルスのマージン試験全有効に行うことができる
効果がある。
第１図はこの発明の一実施例を示すブロック図、第２図
はＲＡＭを含んだ・母スの一例を示すブロック図、第３
図はこの発明の詳細な説明するためのタイミング図であ
る。
はＲＡＭを含んだ・母スの一例を示すブロック図、第３
図はこの発明の詳細な説明するためのタイミング図であ
る。
Claims (1)
- （１）一定周期のクロックパルスで動作する複数のフリ
ップフロップと、前記クロックパルスに同期した書込み
パルスにより書込み動作が行われる読み書き可能なメモ
リを含んだコンピュータシステムにおいて、 書込みパルスの位相を調整することができる複数の位相
調整器と、 その位相調整器の任意の出力を選択して前記クロックパ
ルスに対する位相を調整して前記メモリに印加する選択
回路とを備え、 書込みパルスのクロックパルスに対する位相を変化させ
ることを可能としたことを特徴とする書込みパルスマー
ジン試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61079466A JPS62236200A (ja) | 1986-04-07 | 1986-04-07 | 書込みパルスマ−ジン試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61079466A JPS62236200A (ja) | 1986-04-07 | 1986-04-07 | 書込みパルスマ−ジン試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62236200A true JPS62236200A (ja) | 1987-10-16 |
Family
ID=13690658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61079466A Pending JPS62236200A (ja) | 1986-04-07 | 1986-04-07 | 書込みパルスマ−ジン試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62236200A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206087A (ja) * | 1989-02-03 | 1990-08-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6049422A (ja) * | 1983-08-30 | 1985-03-18 | Fujitsu Ltd | タイミング発生回路 |
-
1986
- 1986-04-07 JP JP61079466A patent/JPS62236200A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6049422A (ja) * | 1983-08-30 | 1985-03-18 | Fujitsu Ltd | タイミング発生回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206087A (ja) * | 1989-02-03 | 1990-08-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
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