JPH04161870A - Ｉｃテスタのタイミング発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、サイクルごとに遅延時間を設定できる複数
のタイミング発生器をもつＩＣテスタのタイミング発生
回路についてのものである。

［従来の技術］ 従来のタイミング発生器のタイミングレジスタは、各サ
イクルごとにタイミングメモリからロードしている。ま
た、各タイミングメモリはすべて同じアドレスでサイク
ルごとにアクセスするので、特定チャネルのタイミング
データを変える場合でも、全チャネルのタイミングメモ
リのアドレスが変わる。このため、変更するチャネル以
外のタイミング発生器のタイミングメモリにも予め各ア
ドレスに同じデータを格納しておく必要があり、多チャ
ネルのタイミング発生器の各タイミングを独立に変更す
る場合には、大容量のタイミングメモリが必要になる。

次に、従来技術によるドライバ波形発生系統図を１４図
により説明する。第４図の１はアドレス発生器、２はタ
イミングメモリ制御メモリ、３はタイミングメモリ、４
はタイミング発生器、５はパタンメモリ、６はモジュレ
ーション制御器である。

アドレス発生器１はテストパターンのアドレスを発生し
、タイミングメモリ制御メモリ２はアドレス発生器１の
アドレスにより各サイクルごとにタイミングメモリ３の
アドレスを指定する。

タイミングメモリ３はタイミングメモリ制御メモリ２の
出力に従って各サイクルごとのタイミングデータを発生
し、タイミング発生器４はタイミングメモリ３の出力デ
ータに従ってタイミングエツジを発生する。

パタンメモリ５はタイミングメモリ制御メモリ２と同じ
アドレスでテストパターンを発生し、モジュレーション
制御器７はパターンメモリ５の出力をタイミング発生器
４の出力でモジュレーションをかけ、被測定ＩＣにテス
トパターンを送る。

［発明が解決しようとする課題］ 各チャネルのタイミングメモリ３のアドレス入力は、共
通にタイミングメモリ制御メモリ２から与えられるので
、例えばタイミング発生器１のタイミングをあるサイク
ルだけ変更する場合には、各チャネルのタイミングメモ
リ３のアドレスを１つ増やし、タイミングメモリ３に変
更するタイミングデータを格納し、他のチャネルのタイ
ミングメモリ３には、１つ前のアドレスに格納されてい
るデータと同じデータを格納する。このように、特定の
チャネルのタイミングメモリ３のデータを変えるたびに
、他のチャネルのタイミングメモリ３のアドレスを増や
さなければならないので、タイミング発生器４のチャネ
ルが増えるにつれてタイミングメモリ３の容量も増やさ
なければならなくなる。

この発明は、タイミングメモリ３の出力にレジスタを接
続し、各レジスタをサイクルごとにロードするかホール
ドにするかを制御するメモリを追加して、変更したいチ
ャネルのタイミング発生器４だけが変更されたタイミン
グを発生し、他のチャネルは変更前のデータでタイミン
グを発生するタイミング発生器を提供するものである。

これにより、少ない容量のタイミングメモリ３でも複雑
な組合せのタイミングを発生することができるようにす
る。

［１１１題を解決するための手段］ この目的を達成するため、この発明では、アドレス発生
器１のアドレス出力を入力とするホールド制御メモリ１
１と、ホールド制御メモリ１１の出力とシステムクロッ
ク１２を遅延線１７を通して入力とするゲート１３と、
ゲート１３の出力をクロック端子入力とし、パターンメ
モリ５の出力を入力とするホールドレジスタ１４と、ホ
ールドレジスタ１４の出力とシステムクロック１２を入
力とするゲート１５と、ゲート１５の出力をクロック端
子入力とし、タイミングメモリ３の出力を入力とするレ
ジスタ１６とを備え、ホールド制御メモリ１１の出力に
より、レジスタ１６をロードするかホールドにするかを
制御し、レジスタ１６の出力をタイミング発生器４の入
力とする。

［作用］ この発明では、タイミングメモリ３の出力をレジスタ１
６に与え、システムクロック１２とホールド制御メモリ
１１とパタンメモリ５でゲートをかけることにより、レ
ジスタ１６にロードするか、ホールドにするかを制御す
る。レジスタ１６の出力データにより、タイミング発生
器４から各サイクルごとに遅延時間量を変えるかどうか
を制御する。

ホールドレジスタ１４がｒＬＪを出しているサイクルで
は、タイミング発生器４はホールド前のデータのタイミ
ングを発生するが、ホールドレジスタ１４がｒＨＪを出
しているサイクルでは、タイミングメモリ制御メモリ２
で与えられるアドレスに格納されたデータでタイミング
を発生する。

このように、特定のタイミング発生器４以外のチャネル
のタイミング発生器４をホールドすることにより、特定
のタイミング発生器４だけタイミングデータな変えるこ
とができるようになり、小容量のタイミングメモリ３を
使用することできる。

［実施例コ 次に、この発明による実施例の構成図を第１図により説
明する。第１図の１１はホールド制御メモリ、１２はシ
ステムクロック、１３と１５はゲート、１４はホールド
レジスタ、１６はレジスタであり、その他は第４図と同
じものである。

アドレス発生器１から発生したアドレスはタイミングメ
モリ制御メモリ２、ホールド制御メモリ１１、パタンメ
モリ５に加えられる。タイミングメモリ制御メモリ２の
出力は、各チャネルのタイミングメモリ３のアドレス入
力に加えられる。

タイミングメモリ３の出力は、レジスタ１６に各サイク
ルごとに与えられる。レジスタ１６は、タイミングメモ
リ３のアドレス側にあってもよい。

ホールド制御メモリ１１の出力はゲート１３を通してホ
ールドレジスタ１４のクロック入力端子に与えられ、パ
タンメモリ５の出力はホールドレジスタ１４のデータ入
力端子に与えられる。

ホールドレジスタ１４の出力をゲート１５を通してレジ
スタ１６のクロック端子に与える。レジスタ１６の出力
を入力とするタイミング発生器４は、タイミングデータ
をサイクルごとにロードして、遅延時間を発生する。パ
タンメモリ５の出力とタイミング発生器４の出力とをモ
ジュレーション制御器６で波形成形してデバイスピンに
ドライバ波形を与える。

第１図では、パタンメモリ５をホールド制御メモリ１１
と、ゲート１３と、ホールドレジスタ１４によりホール
ドコントロールしているが、専用にホールドメモリを持
たせてもよい。

次に、テストパターンと各メモリ、レジスタの動作を第
２図により説明する。第３図は第２図のタイムチャート
である。

以下、ＣＨＩについて説明する。

サイクルＡでは、ホールド制御メモリ１１の出力はｒＬ
Ｊなので、ホールドレジスタ１４の出力はｒＨＪとなり
、レジスタ１６からはＯｎｓのタイミングデータがタイ
ミング発生器４に与えられる。

サイクルＢでは、ホールド制御メモリ１１の出力はｒＨ
Ｊとなり、パタンメモリ５の出力がｒＨＪなので、ホー
ルドレジスタ１４の出力はｒＬＪとなり、レジスタ１６
のタイミングデータはＯｎｓをホールドしたままタイミ
ング発生器４に与えられる。　　　・ サイクルＣ，Ｄもホールドされたままである。

サイクルＥでは、ホールド制御メモリ１１の出力はｒ　
ＨＪとなり、パタンメモリ５の出力はｒＬＪなので、ホ
ールドレジスタ１４の出力はｒＨＪとなり、レジスタ４
からはｉｎｓのタイミングデータがタイミング発生器４
に与えられる。

同様に、ＣＨ２側ではサイクルＡはＯｎｓ、サイクルＢ
はｉｎｓ、サイクルＣは２ｎｓ、サイクルＤ−ＦはＱｎ
ｓを発生する。

このように、ＣＨＩ・ＣＨ２のタイミング発生器の組合
としてのタイミングメモリ３のアドレスは、ホールドレ
ジスタ１４がない場合は５アドレス分必要となるが、第
１図の構成によれば３アドレス分のタイミングメモリで
実現できる。

［発明の効果］ この発明によれば、タイミングメモリの出力にレジスタ
を接続し、各レジスタをサイクルごとにロードするかホ
ールドにするかを制御するメモリを追加しているので、
多チャンネルのタイミング発生器に対して各サイクルご
とにタイミングを変更する場合でも、小容量のタイミン
グメモリを使用することができる。

【図面の簡単な説明】

第１図はこの発明による実施例の構成図、第２図はテス
トパターンと各メモリ、レジスタの動作説明図、第３図
は第２図のタイムチャート、第４図は従来技術によるド
ライバ波形発生系統図である。 １・・・・・・アドレス発生器、２・・・・・・タイミ
ング制御メモリ、３・・・・・・タイミングメモリ、４
・・・・・・タイミング発生器、５・・・・・・パタン
メモリ、６・・・・・・モジュレーション制御器、１１
・・・・・・ホールド制御メモリ、１２・・・・・・シ
ステムクロック、１３・・・・・・ゲート、１４・・・
・・・ホールドレジスタ、１５・・・・・・ゲート、１
６・・・・・・レジスタ、１７・・・・・・遅延線。 代理人　　弁理士　　小　俣　欽　司

Claims (1)

1. 【特許請求の範囲】 １、アドレス発生器（１）のアドレス出力を入力とする
   ホールド制御メモリ（１１）と、ホールド制御メモリ（
   １１）の出力とシステムクロック（１２）を入力とする
   第１のゲート（１３）と、 第１のゲート（１３）の出力をクロック端子入力とし、
   パターンメモリ（５）の出力を入力とするホールドレジ
   スタ（１４）と、 ホールドレジスタ（１４）の出力とシステムクロック（
   １２）を、遅延線（１７）を通して入力とする第２のゲ
   ート（１５）と、第２のゲート（１５）出力をクロック
   端子入力とし、タイミングメモリ（３）の出力を入力と
   するレジスタ（１６）とを備え、 ホールド制御メモリ（１１）とパタンメモリ（５）の出
   力により、レジスタ（１６）をロードするかホールドす
   るかを制御し、レジスタ（１６）の出力をタイミング発
   生器（４）の入力とすることを特徴とするＩＣテスタの
   タイミング発生回路。