JPH04301580A - パターン発生器 - Google Patents
パターン発生器Info
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- JPH04301580A JPH04301580A JP3066122A JP6612291A JPH04301580A JP H04301580 A JPH04301580 A JP H04301580A JP 3066122 A JP3066122 A JP 3066122A JP 6612291 A JP6612291 A JP 6612291A JP H04301580 A JPH04301580 A JP H04301580A
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- Japan
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- memory
- pattern
- control
- waveform
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- 238000012360 testing method Methods 0.000 claims description 11
- 230000006870 function Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明はデジタルLSIテスタの
パターン発生器に関する。
パターン発生器に関する。
【0002】
【従来の技術】図4はパターン発生器の従来例の構成を
示す図である。パターン発生器は、フォーマッタ(FM
T)からICテスト用の所定の波形を発生させるもので
あり、この波形は、パターンメモリ(PM)から出力さ
れる“1”,“0”のデジタルデータを、波形制御メモ
リ(CM)からの制御情報(タイミングジェネレータ(
TG)に与えられるタイミング条件や、波形選択(フォ
ーマット)条件)に基づいてフォーマッティングして生
成される。
示す図である。パターン発生器は、フォーマッタ(FM
T)からICテスト用の所定の波形を発生させるもので
あり、この波形は、パターンメモリ(PM)から出力さ
れる“1”,“0”のデジタルデータを、波形制御メモ
リ(CM)からの制御情報(タイミングジェネレータ(
TG)に与えられるタイミング条件や、波形選択(フォ
ーマット)条件)に基づいてフォーマッティングして生
成される。
【0003】波形制御メモリ(CM)からの制御情報は
、前述のようにタイミングジェネレータ(TG)にも与
えられ、この結果として出力される動作クロックはフォ
ーマッタ(FMT)や、プログラムカウンタ(PC),
デコードおよびスタック回路(DCS)に与えられ、こ
れにより、パルス幅や遅延量等が制御される。例えば、
図6に示すように、テスト周期TB内に、パターンメモ
リ(PM)のアドレスが指定されて“1”,“0”のパ
ターンが出力されると、これに対応して、パルス幅PT
や遅延量DT,テスト周期TB等がコントロールされた
パルスがフォーマッタ(FMT)から出力される。
、前述のようにタイミングジェネレータ(TG)にも与
えられ、この結果として出力される動作クロックはフォ
ーマッタ(FMT)や、プログラムカウンタ(PC),
デコードおよびスタック回路(DCS)に与えられ、こ
れにより、パルス幅や遅延量等が制御される。例えば、
図6に示すように、テスト周期TB内に、パターンメモ
リ(PM)のアドレスが指定されて“1”,“0”のパ
ターンが出力されると、これに対応して、パルス幅PT
や遅延量DT,テスト周期TB等がコントロールされた
パルスがフォーマッタ(FMT)から出力される。
【0004】プログラムカウンタ(PC),インストラ
クションメモリ(IM),デコードおよびスタック回路
(DCS)は、波形制御メモリ(CM)とパターンメモ
リ(PM)のアドレスを指定して制御パラメータを順次
に発生させるための回路を構成し、インストラクション
メモリ(IM)から出力される水平マイクロ命令をデコ
ードして、インクリメント(+1)や所定番地へのジャ
ンプ等の指示がDCSより出され、この指示にしたがっ
てプログラムカウンタ(PC)から発生するアドレスが
、共通のアドレスバス(ADB)を介して波形制御メモ
リ(CM)とパターンメモリ(PM)に供給される。 図5はインストラクションメモリ(IM)の命令に対応
した、波形制御メモリ(CM)とパターンメモリ(PM
)の内容を示し、各部の横方向の内容は1:1に対応し
ている。IMのアドレスがX→A〜Zと変化したのち、
リターン命令RETにより元のアドレスの次のアドレス
Yに復帰できるように、X→Aにジャンプした時点でア
ドレスYはDCS内のスタックメモリ(LIFOメモリ
,不図示)に一時的に格納(退避)されるようになって
いる。
クションメモリ(IM),デコードおよびスタック回路
(DCS)は、波形制御メモリ(CM)とパターンメモ
リ(PM)のアドレスを指定して制御パラメータを順次
に発生させるための回路を構成し、インストラクション
メモリ(IM)から出力される水平マイクロ命令をデコ
ードして、インクリメント(+1)や所定番地へのジャ
ンプ等の指示がDCSより出され、この指示にしたがっ
てプログラムカウンタ(PC)から発生するアドレスが
、共通のアドレスバス(ADB)を介して波形制御メモ
リ(CM)とパターンメモリ(PM)に供給される。 図5はインストラクションメモリ(IM)の命令に対応
した、波形制御メモリ(CM)とパターンメモリ(PM
)の内容を示し、各部の横方向の内容は1:1に対応し
ている。IMのアドレスがX→A〜Zと変化したのち、
リターン命令RETにより元のアドレスの次のアドレス
Yに復帰できるように、X→Aにジャンプした時点でア
ドレスYはDCS内のスタックメモリ(LIFOメモリ
,不図示)に一時的に格納(退避)されるようになって
いる。
【0005】
【発明が解決しようとする課題】ICのテストを行う場
合、同一パターンをタイミング条件を異ならせて供給し
たい場合がある。図4の従来例では、波形制御メモリ(
CM)とパターンメモリ(PM)は共通のアドレスバス
(ADB)を介して供給される命令アドレス信号により
駆動されるため、PMから出力されるパターンとCMか
ら出力される制御情報(L)とは、図7に示すように常
に対になっており、制御情報(L)のみを変更すること
ができない。
合、同一パターンをタイミング条件を異ならせて供給し
たい場合がある。図4の従来例では、波形制御メモリ(
CM)とパターンメモリ(PM)は共通のアドレスバス
(ADB)を介して供給される命令アドレス信号により
駆動されるため、PMから出力されるパターンとCMか
ら出力される制御情報(L)とは、図7に示すように常
に対になっており、制御情報(L)のみを変更すること
ができない。
【0006】したがって、このような場合は、外部のコ
ンピュータを用いて波形制御メモリ(CM)の内容を書
き替えるか、あるいは、同じプログラムを制御パラメー
タを変えて別のアドレスに書くことになる。しかし、前
者の内容を書き替える方法は、タイミング上の制約があ
り、どうしてもパターンの発生を停止することになり、
テスト時間の増大とタイミング条件の不整合を招く。ま
た、後者の新規にプログラムを書く方法は、大容量の繰
返しパターンによりパターンメモリの大部分が専有され
、メモリの有効利用が図れずテスト内容が制約されたり
、メモリ容量の不足にともなって別メモリからの高速ロ
ード等を行う必要が生じてタイミング制御が困難となる
などの問題点が生じる。このように、通常のコンピュー
タと異なり、ICテスト用パターン発生器にはタイミン
グ発生器としての能力が厳しく要求されるため、パター
ン発生サイクルの自由度が小さく(例えば、ジャンプ命
令を新規に追加しようとする場合にはパイプラインの乱
れが問題となり難しい等の制約がある)、上述した種々
のタイミング条件下での同一パターンの使用要求等には
、柔軟な対処を行いにくいという問題があった。本発明
はこのような問題点に鑑みてなされたものであり、その
目的は、制御パラメータのみ異なる同一パターンを、パ
ターンメモリ容量を増大させずに、かつタイミング発生
器としての機能を何ら阻害することなく発生させること
ができる、発生パターン自由度の高いパターン発生器を
提供することにある。
ンピュータを用いて波形制御メモリ(CM)の内容を書
き替えるか、あるいは、同じプログラムを制御パラメー
タを変えて別のアドレスに書くことになる。しかし、前
者の内容を書き替える方法は、タイミング上の制約があ
り、どうしてもパターンの発生を停止することになり、
テスト時間の増大とタイミング条件の不整合を招く。ま
た、後者の新規にプログラムを書く方法は、大容量の繰
返しパターンによりパターンメモリの大部分が専有され
、メモリの有効利用が図れずテスト内容が制約されたり
、メモリ容量の不足にともなって別メモリからの高速ロ
ード等を行う必要が生じてタイミング制御が困難となる
などの問題点が生じる。このように、通常のコンピュー
タと異なり、ICテスト用パターン発生器にはタイミン
グ発生器としての能力が厳しく要求されるため、パター
ン発生サイクルの自由度が小さく(例えば、ジャンプ命
令を新規に追加しようとする場合にはパイプラインの乱
れが問題となり難しい等の制約がある)、上述した種々
のタイミング条件下での同一パターンの使用要求等には
、柔軟な対処を行いにくいという問題があった。本発明
はこのような問題点に鑑みてなされたものであり、その
目的は、制御パラメータのみ異なる同一パターンを、パ
ターンメモリ容量を増大させずに、かつタイミング発生
器としての機能を何ら阻害することなく発生させること
ができる、発生パターン自由度の高いパターン発生器を
提供することにある。
【0007】
【課題を解決するための手段】本発明は、波形制御メモ
リに異なる複数種類の制御情報群を格納しておき、この
複数種類の制御情報群を、ポインタメモリから出力され
るポインタにより任意に選択して使用できるようになっ
ていることを特徴とする。
リに異なる複数種類の制御情報群を格納しておき、この
複数種類の制御情報群を、ポインタメモリから出力され
るポインタにより任意に選択して使用できるようになっ
ていることを特徴とする。
【0008】
【作用】パターンメモリ(PM)の内容と波形制御メモ
リ(CM)の内容の1:1の固定された対応関係を廃止
し、波形制御メモリ(CM)から異なる制御パラメータ
群を発生可能とする。このため、あらかじめ、サブルー
チン化したいパターンに対応させて複数種の制御パラメ
ータ群を波形制御メモリ(CM)に用意しておき、その
群の一つを選択して使用できるようにする。
リ(CM)の内容の1:1の固定された対応関係を廃止
し、波形制御メモリ(CM)から異なる制御パラメータ
群を発生可能とする。このため、あらかじめ、サブルー
チン化したいパターンに対応させて複数種の制御パラメ
ータ群を波形制御メモリ(CM)に用意しておき、その
群の一つを選択して使用できるようにする。
【0009】制御パラメータ群の選択は、ポインタメモ
リ(CMP)から出力するポインタのポインタ値により
行う。このポインタの選択は、例えば、インストラクシ
ョンメモリ(IM)にポインタ選択用のコントロールデ
ータ(CLD)を付加し、このコントロールデータ(C
LD)を、プログラムカウンタ(PC)からの命令アド
レスとともににポインタメモリ(CMP)に供給するこ
とにより行う。これにより、波形制御メモリ(CM)中
の制御パラメータ群をポインタにより適宜選択でき、パ
ターンメモリ(PM)から発生する同一パターンをサブ
ルーチン化して制御条件を変化させて使用できるように
なり、発生パターンの自由度を向上できる。
リ(CMP)から出力するポインタのポインタ値により
行う。このポインタの選択は、例えば、インストラクシ
ョンメモリ(IM)にポインタ選択用のコントロールデ
ータ(CLD)を付加し、このコントロールデータ(C
LD)を、プログラムカウンタ(PC)からの命令アド
レスとともににポインタメモリ(CMP)に供給するこ
とにより行う。これにより、波形制御メモリ(CM)中
の制御パラメータ群をポインタにより適宜選択でき、パ
ターンメモリ(PM)から発生する同一パターンをサブ
ルーチン化して制御条件を変化させて使用できるように
なり、発生パターンの自由度を向上できる。
【0010】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1は本発明の一実施例の構成を示す図で
ある。本実施例と図4の従来例との相違点は、(1)波
形制御メモリ(CM)に異なる制御パラメータ群(LM
〜L(M+S),LQ〜L(Q+S)等)が格納されて
いること、(2)制御パラメータ群の選択を行うポイン
タを保持するためのポインタメモリ(CMP)が追加さ
れていること、(3)インストラクションメモリ(IM
)内にポインタを指示するためのコントロールデータ(
CLD)が付加されていること、(4)アドレスジャン
プ後、リターン命令により元のアドレスの次のアドレス
に戻った場合に、対応したポインタ値を設定できるよう
に、波形制御メモリ(CMP)のポインタ値をデコード
およびスタック回路(DCS)内のスタックメモリ(L
IFOメモリ,不図示)に一時的にロードして退避でき
るルートを設けたことである。
て説明する。図1は本発明の一実施例の構成を示す図で
ある。本実施例と図4の従来例との相違点は、(1)波
形制御メモリ(CM)に異なる制御パラメータ群(LM
〜L(M+S),LQ〜L(Q+S)等)が格納されて
いること、(2)制御パラメータ群の選択を行うポイン
タを保持するためのポインタメモリ(CMP)が追加さ
れていること、(3)インストラクションメモリ(IM
)内にポインタを指示するためのコントロールデータ(
CLD)が付加されていること、(4)アドレスジャン
プ後、リターン命令により元のアドレスの次のアドレス
に戻った場合に、対応したポインタ値を設定できるよう
に、波形制御メモリ(CMP)のポインタ値をデコード
およびスタック回路(DCS)内のスタックメモリ(L
IFOメモリ,不図示)に一時的にロードして退避でき
るルートを設けたことである。
【0011】図2は本実施例の特徴および動作を説明す
るための図(従来例の図5と対比される図)である。ポ
インタメモリ(CMP)には、動作開始時にNなる値が
ロードされており、通常動作時は、プログラムカウンタ
(PC)の命令アドレスにより1ずつインクリメントさ
れながら、波形制御メモリ(CM)のNL群を順次にポ
イントしていく。
るための図(従来例の図5と対比される図)である。ポ
インタメモリ(CMP)には、動作開始時にNなる値が
ロードされており、通常動作時は、プログラムカウンタ
(PC)の命令アドレスにより1ずつインクリメントさ
れながら、波形制御メモリ(CM)のNL群を順次にポ
イントしていく。
【0012】今、アドレスXにて、命令、CALL
A,M(A;サブルーチンの先頭アドレス,M;コント
ロールデータCLD値)により、アドレスA〜Bまでの
サブルーチン(アドレス幅S)を実行する場合を考える
。このとき、アドレスに関しては、サブルーチン終了後
のリターン先アドレスYがスタックに一時的に格納され
、また、ポインタメモリ(CMP)の現在のポイント値
に1を加算した“N+1”がDCS内のスタックに格納
(退避)される。さらに、ポインタメモリ(CMP)に
は、同時にCLD値“M”がポインタとして入る。この
“M”は波形制御メモリ(CM)内の一つの制御パラメ
ータ群の先頭アドレスを示している。クロックが入ると
、波形制御メモリ(CM)は、アドレスM〜(M+S)
に記憶されている制御情報ML〜(M+S)Lを順次に
出力する。
A,M(A;サブルーチンの先頭アドレス,M;コント
ロールデータCLD値)により、アドレスA〜Bまでの
サブルーチン(アドレス幅S)を実行する場合を考える
。このとき、アドレスに関しては、サブルーチン終了後
のリターン先アドレスYがスタックに一時的に格納され
、また、ポインタメモリ(CMP)の現在のポイント値
に1を加算した“N+1”がDCS内のスタックに格納
(退避)される。さらに、ポインタメモリ(CMP)に
は、同時にCLD値“M”がポインタとして入る。この
“M”は波形制御メモリ(CM)内の一つの制御パラメ
ータ群の先頭アドレスを示している。クロックが入ると
、波形制御メモリ(CM)は、アドレスM〜(M+S)
に記憶されている制御情報ML〜(M+S)Lを順次に
出力する。
【0013】この制御情報は、タイミングジェネレータ
(TG)やフォーマッタ(FMT)へ与えられ、テスト
が続けられる。一つのテストが終わり、リターン命令が
アドレスBで実行されると、プログラムカウンタ(PC
)にはスタックからYが、CMPにはスタックからN+
1がロード(復帰)され、次のクロックでYからパター
ンがスタートする。ポインタは、サブルーチン毎に、パ
ターンと同じ数だけ必要であり、パターンアドレスと同
期して、+1または値がロードされる。アドレスA〜B
のサブルーチンパターンに対して異なる制御情報を与え
たい場合には、IM内のコントロールデータCLDの値
を“Q”とする。これにより、波形制御メモリ(CM)
から他の制御情報QL〜(Q+S)Lが順次出力される
。
(TG)やフォーマッタ(FMT)へ与えられ、テスト
が続けられる。一つのテストが終わり、リターン命令が
アドレスBで実行されると、プログラムカウンタ(PC
)にはスタックからYが、CMPにはスタックからN+
1がロード(復帰)され、次のクロックでYからパター
ンがスタートする。ポインタは、サブルーチン毎に、パ
ターンと同じ数だけ必要であり、パターンアドレスと同
期して、+1または値がロードされる。アドレスA〜B
のサブルーチンパターンに対して異なる制御情報を与え
たい場合には、IM内のコントロールデータCLDの値
を“Q”とする。これにより、波形制御メモリ(CM)
から他の制御情報QL〜(Q+S)Lが順次出力される
。
【0014】このようにして、CMをいくつかのパラメ
ータ群に分け、サブルーチン毎にその値を変更すれば、
パターンは同じでタイミングやフォーマットのパラメー
タを変更したパターンを発生させることができる。これ
により、図3に示すように、波形制御メモリ(CM)中
の制御パラメータ群をポインタにより適宜選択でき、パ
ターンメモリ(PM)から発生する同一パターン(例え
ば、パターンb)をサブルーチン化して使用できるよう
になり、発生パターンの自由度を向上できる。なお、パ
ラメータの内容にタイミング,フォーマット以外の電圧
パラメータやタイミング補正値が入ってもよい。
ータ群に分け、サブルーチン毎にその値を変更すれば、
パターンは同じでタイミングやフォーマットのパラメー
タを変更したパターンを発生させることができる。これ
により、図3に示すように、波形制御メモリ(CM)中
の制御パラメータ群をポインタにより適宜選択でき、パ
ターンメモリ(PM)から発生する同一パターン(例え
ば、パターンb)をサブルーチン化して使用できるよう
になり、発生パターンの自由度を向上できる。なお、パ
ラメータの内容にタイミング,フォーマット以外の電圧
パラメータやタイミング補正値が入ってもよい。
【0015】
【発明の効果】以上説明したように本発明は、サブルー
チン化したいパターンに対応させて複数種の制御パラメ
ータ群を波形制御メモリに用意しておき、その群の一つ
をポインタにより選択して使用できるようにすることに
より、同一パターンに関して、波形制御メモリから異な
る制御パラメータ群を発生可能とすることができる。こ
れにより、パターンをサブルーチン化でき、発生パター
ンの自由度を向上できる効果が得られる。また、このよ
うな制御は、ポインタ値の指定により簡単に行うことが
できるため、メモリ使用量を節約できる効果が得られる
。
チン化したいパターンに対応させて複数種の制御パラメ
ータ群を波形制御メモリに用意しておき、その群の一つ
をポインタにより選択して使用できるようにすることに
より、同一パターンに関して、波形制御メモリから異な
る制御パラメータ群を発生可能とすることができる。こ
れにより、パターンをサブルーチン化でき、発生パター
ンの自由度を向上できる効果が得られる。また、このよ
うな制御は、ポインタ値の指定により簡単に行うことが
できるため、メモリ使用量を節約できる効果が得られる
。
【図1】本発明の一実施例の構成を示す図である。
【図2】図1の実施例の特徴および動作を説明するため
の図である。
の図である。
【図3】図1の実施例の効果(パターンのサブルーチン
化)を説明するための図である。
化)を説明するための図である。
【図4】パターン発生器の従来例の構成を示す図である
。
。
【図5】図5の従来例の動作を説明するための図である
。
。
【図6】フォーマッタ(FMT)の機能を説明するため
の図である。
の図である。
【図7】図5の従来例の問題点を説明するための図であ
る。
る。
PC プログラムカウンタ
IM インストラクションメモリ
DCS デドおよびスタック回路
PM パターンメモリ
CMP ポインタメモリ
CM 波形制御メモリ
TG タイミングジェネレータ
FMT フォーマッタ
CLD コントロールデータ
M(M+1・・),N(N+1・・),Q(Q+1・・
) ポインタの値 NL,ML,QL ポインタの値で指示される制御情
報群 PT パルス幅 DT ディレイ量 TB テスト周期
) ポインタの値 NL,ML,QL ポインタの値で指示される制御情
報群 PT パルス幅 DT ディレイ量 TB テスト周期
Claims (1)
- 【請求項1】 波形発生器(FMT)から所定パター
ンの波形を発生させてICのピンに供給し、ICのテス
トを行うデジタルICテスタにおけるパターン発生器で
あって、前記波形発生器(FMT)には、パターンメモ
リ(PM)から出力されるデジタルパターンと、波形制
御メモリ(CM)から出力される遅延量やパルス幅等を
制御するための制御情報(L)を与えられたタイミング
ジェネレータ(TG)からのタイミング信号および波形
選択情報とが供給され、これにより前記所定パターンの
波形が生成されるようになっており、前記波形制御メモ
リ(CM)には、異なる複数種類の制御情報群(ML,
NL,QL)が格納されており、この複数種類の制御情
報群(ML,NL,QL)を、ポインタメモリ(CMP
)から出力されるポインタ(N,M,Q)により任意に
選択して使用できるようになっていることを特徴とする
パターン発生器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3066122A JPH04301580A (ja) | 1991-03-29 | 1991-03-29 | パターン発生器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3066122A JPH04301580A (ja) | 1991-03-29 | 1991-03-29 | パターン発生器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04301580A true JPH04301580A (ja) | 1992-10-26 |
Family
ID=13306759
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3066122A Pending JPH04301580A (ja) | 1991-03-29 | 1991-03-29 | パターン発生器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04301580A (ja) |
-
1991
- 1991-03-29 JP JP3066122A patent/JPH04301580A/ja active Pending
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