JPH05126912A - パターンアドレス発生装置 - Google Patents
パターンアドレス発生装置Info
- Publication number
- JPH05126912A JPH05126912A JP3291626A JP29162691A JPH05126912A JP H05126912 A JPH05126912 A JP H05126912A JP 3291626 A JP3291626 A JP 3291626A JP 29162691 A JP29162691 A JP 29162691A JP H05126912 A JPH05126912 A JP H05126912A
- Authority
- JP
- Japan
- Prior art keywords
- address
- sequencer
- pattern
- clock pulse
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ICテスタにおいて、高速なパターンアドレ
スの発生を可能とする。 【構成】 シーケンサ12とマイクロプログラムメモリ13
により、連続したパターンアドレスS2を発生させるた
めの初期アドレスおよび繰り返し数を指定する制御命令
S3を発生する。この制御命令S3に従いアドレスカウ
ンタ14とリピートカウンタ15は一連の連続したパターン
アドレスS2を発生する。すなわち、アドレスカウンタ
14はレイトクロックパルスS1毎にパターンアドレスS
2をインクレメントし、リピートカウンタ15は繰り返し
数を減算しながら計数する。繰り返し数までくるとリピ
ートカウンタ15はゼロ信号S5を出力し、アンド回路16
を通してレイトクロックパルスS1をシーケンサクロッ
クS6としてシーケンサ12に送りシーケンサを動作させ
る。このようにしてアドレスカウンタ14とリピートカウ
ンタ15が高速に動作する中でシーケンサ12は低速で動作
させることにより高速なパターンアドレスの発生を可能
にする。
スの発生を可能とする。 【構成】 シーケンサ12とマイクロプログラムメモリ13
により、連続したパターンアドレスS2を発生させるた
めの初期アドレスおよび繰り返し数を指定する制御命令
S3を発生する。この制御命令S3に従いアドレスカウ
ンタ14とリピートカウンタ15は一連の連続したパターン
アドレスS2を発生する。すなわち、アドレスカウンタ
14はレイトクロックパルスS1毎にパターンアドレスS
2をインクレメントし、リピートカウンタ15は繰り返し
数を減算しながら計数する。繰り返し数までくるとリピ
ートカウンタ15はゼロ信号S5を出力し、アンド回路16
を通してレイトクロックパルスS1をシーケンサクロッ
クS6としてシーケンサ12に送りシーケンサを動作させ
る。このようにしてアドレスカウンタ14とリピートカウ
ンタ15が高速に動作する中でシーケンサ12は低速で動作
させることにより高速なパターンアドレスの発生を可能
にする。
Description
【0001】
【産業上の利用分野】本発明はICテスタ等の応用にお
いて高速のパターンアドレスの発生を行う装置に関す
る。
いて高速のパターンアドレスの発生を行う装置に関す
る。
【0002】
【従来の技術】従来、ICテスタに用いられるパターン
アドレス発生装置は、テストレート毎に順次一連のパタ
ーンアドレスを発生し、このパターンアドレスをテスト
パターンを収納しているパターンメモリに印加してテス
トパターンを発生することによりデバイスのテストを行
うものである。この時、テストパターンの発生速度はパ
ターンアドレスの発生速度によりほぼ決まるため、半導
体をテストする上でこのパターンアドレス発生装置の高
速化が望まれている。
アドレス発生装置は、テストレート毎に順次一連のパタ
ーンアドレスを発生し、このパターンアドレスをテスト
パターンを収納しているパターンメモリに印加してテス
トパターンを発生することによりデバイスのテストを行
うものである。この時、テストパターンの発生速度はパ
ターンアドレスの発生速度によりほぼ決まるため、半導
体をテストする上でこのパターンアドレス発生装置の高
速化が望まれている。
【0003】図3は従来のパターンアドレス発生装置の
構成を示すブロック図である。図3において、21はレイ
ト発生器であり、個々のテストを進める種々の時間間隔
を持つレイトクロックパルスS1を発生する。22はシー
ケンサであり、レイト発生器21の出力するレイトクロッ
クパルスS1が与えられる毎に出力する信号がパターン
アドレスS2となる。23はマイクロプログラムメモリで
あり、パターンアドレスS2が決定するメモリアドレス
の内容がシーケンサ22の次の動作を決定するシーケンサ
制御命令S3となる。
構成を示すブロック図である。図3において、21はレイ
ト発生器であり、個々のテストを進める種々の時間間隔
を持つレイトクロックパルスS1を発生する。22はシー
ケンサであり、レイト発生器21の出力するレイトクロッ
クパルスS1が与えられる毎に出力する信号がパターン
アドレスS2となる。23はマイクロプログラムメモリで
あり、パターンアドレスS2が決定するメモリアドレス
の内容がシーケンサ22の次の動作を決定するシーケンサ
制御命令S3となる。
【0004】次に、上記従来例の動作について説明す
る。図4は上記図3の動作タイミングを示したものであ
り、レイト発生器21の出力するレイトクロックパルスS
1、シーケンサ22の出力するパターンアドレスS2、マ
イクロプログラムメモリ23の出力するシーケンサ制御命
令S3のタイミングを示す。
る。図4は上記図3の動作タイミングを示したものであ
り、レイト発生器21の出力するレイトクロックパルスS
1、シーケンサ22の出力するパターンアドレスS2、マ
イクロプログラムメモリ23の出力するシーケンサ制御命
令S3のタイミングを示す。
【0005】レイト発生器21の出力するレイトクロック
パルスS1は、最初1つのレイトクロックパルス1を出
力し、次に100ns後にレイトクロックパルス2を出力す
る。更に100ns毎にレイトクロックパルス3、レイトク
ロックパルス4を出力する。次に70ns後にレイトクロッ
クパルス5を出力する。更に70ns毎にレイトクロックパ
ルス6、レイトクロックパルス7を出力する。
パルスS1は、最初1つのレイトクロックパルス1を出
力し、次に100ns後にレイトクロックパルス2を出力す
る。更に100ns毎にレイトクロックパルス3、レイトク
ロックパルス4を出力する。次に70ns後にレイトクロッ
クパルス5を出力する。更に70ns毎にレイトクロックパ
ルス6、レイトクロックパルス7を出力する。
【0006】また、シーケンサ22の出力するパターンア
ドレスS2は、最初0に設定されており、マイクロプロ
グラムメモリ23にはシーケンサを制御するシーケンサ制
御命令S3が予め記憶されている。パターンアドレスS
2が0に対応するマイクロプログラムメモリ23の0番地
の内容はアドレスインクレメントのため、レイトクロッ
クパルス1によりシーケンサ22の出力するパターンアド
レスS2は1に変化する。
ドレスS2は、最初0に設定されており、マイクロプロ
グラムメモリ23にはシーケンサを制御するシーケンサ制
御命令S3が予め記憶されている。パターンアドレスS
2が0に対応するマイクロプログラムメモリ23の0番地
の内容はアドレスインクレメントのため、レイトクロッ
クパルス1によりシーケンサ22の出力するパターンアド
レスS2は1に変化する。
【0007】次にマイクロプログラムメモリ23の1番地
の内容も同じくアドレスインクレメントのため、レイト
クロックパルス2によりパターンアドレスS2は2に変
化する。同様にマイクロプログラムメモリ23の2番地の
内容もアドレスインクレメントのため、レイトクロック
パルス3によりパターンアドレスS2は3に変化する。
次にマイクロプログラムメモリ23の3番地の内容はシー
ケンサ22に対しパターンアドレスS2を10にジャンプす
る命令を出力するため、レイトクロックパルス4により
パターンアドレスS2は10に変化する。
の内容も同じくアドレスインクレメントのため、レイト
クロックパルス2によりパターンアドレスS2は2に変
化する。同様にマイクロプログラムメモリ23の2番地の
内容もアドレスインクレメントのため、レイトクロック
パルス3によりパターンアドレスS2は3に変化する。
次にマイクロプログラムメモリ23の3番地の内容はシー
ケンサ22に対しパターンアドレスS2を10にジャンプす
る命令を出力するため、レイトクロックパルス4により
パターンアドレスS2は10に変化する。
【0008】次にマイクロプログラムメモリ23の10番地
の内容はアドレスインクレメントのため、レイトクロッ
クパルス5によりパターンアドレスS2は11に変化す
る。同様にマイクロプログラムメモリ23の11番地の内容
はアドレスインクレメントのため、レイトクロックパル
ス6によりパターンアドレスS2は12に変化する。同様
にマイクロプログラムメモリ23の12番地の内容はアドレ
スインクレメントのため、レイトクロックパルス7によ
りパターンアドレスS2は13に変化する。このようにし
てパターンアドレスS2のジャンプを含むパターンアド
レスを発生することができる。
の内容はアドレスインクレメントのため、レイトクロッ
クパルス5によりパターンアドレスS2は11に変化す
る。同様にマイクロプログラムメモリ23の11番地の内容
はアドレスインクレメントのため、レイトクロックパル
ス6によりパターンアドレスS2は12に変化する。同様
にマイクロプログラムメモリ23の12番地の内容はアドレ
スインクレメントのため、レイトクロックパルス7によ
りパターンアドレスS2は13に変化する。このようにし
てパターンアドレスS2のジャンプを含むパターンアド
レスを発生することができる。
【0009】
【発明が解決しようとする課題】しかしながら、上記従
来のパターンアドレス発生装置の例では、パターンアド
レス発生の速度の上限はシーケンサの動作速度で決定さ
れてしまう。しかし半導体をテストする上で半導体の速
度の向上が著しいためこのテストレートのより高速化が
望まれている。
来のパターンアドレス発生装置の例では、パターンアド
レス発生の速度の上限はシーケンサの動作速度で決定さ
れてしまう。しかし半導体をテストする上で半導体の速
度の向上が著しいためこのテストレートのより高速化が
望まれている。
【0010】本発明はこのような従来の問題を解決する
ものであり、簡単な回路で高速なパターンアドレスを得
ることを目的とするものである。
ものであり、簡単な回路で高速なパターンアドレスを得
ることを目的とするものである。
【0011】
【課題を解決するための手段】本発明は、マイクロプロ
グラムの出力により制御可能なアドレスカウンタとリピ
ートカウンタを備え、アドレスカウンタの出力により連
続したパターンアドレスを発生させるとともに、リピー
トカウンタにより連続パターンの発生回数を計数し、指
定した回数を発生したとき、レイトクロックパルスをシ
ーケンサに転送する構成をとることによりシーケンサの
動作速度をパターンアドレスの発生速度に比べて低下さ
せることができる。
グラムの出力により制御可能なアドレスカウンタとリピ
ートカウンタを備え、アドレスカウンタの出力により連
続したパターンアドレスを発生させるとともに、リピー
トカウンタにより連続パターンの発生回数を計数し、指
定した回数を発生したとき、レイトクロックパルスをシ
ーケンサに転送する構成をとることによりシーケンサの
動作速度をパターンアドレスの発生速度に比べて低下さ
せることができる。
【0012】
【作用】本発明によれば、一連の高速パターンアドレス
をカウンタの動作により発生させ、シーケンサを低い速
度で動作させることにより、簡単な回路で高速のパター
ンアドレスを得ることができる。
をカウンタの動作により発生させ、シーケンサを低い速
度で動作させることにより、簡単な回路で高速のパター
ンアドレスを得ることができる。
【0013】
【実施例】図1は本発明の一実施例の構成を示すブロッ
ク図であり、図1において、11はレイト発生器であり、
個々のテストを進める種々の時間間隔を持つレイトクロ
ックパルスS1を発生する。12はシーケンサであり、シ
ーケンサクロックS6が与えられる毎に出力する信号が
メモリアドレスS4となる。13はマイクロプログラムメ
モリであり、メモリアドレスS4が決定するマイクロプ
ログラムメモリアドレスの内容が制御命令S3としてシ
ーケンサ12およびその他の構成要素の次の動作を決定す
る。14はアドレスカウンタであり、マイクロプログラム
メモリ13の出力する制御命令S3に従ってレイトクロッ
クパルスS1の立ち下がりで動作し、この出力がパター
ンアドレスS2となる。15はリピートカウンタであり、
マイクロプログラムメモリ13の出力する制御命令S3に
従ってレイトクロックパルスS1の立ち下がりで動作
し、通常、パターンアドレスS2を発生する毎に1ずつ
減算され、ゼロになるとゼロ信号S5を出力する。16は
アンド回路であり、リピートカウンタ15の出力するゼロ
信号S5が1の時、レイトクロックパルスS1をシーケ
ンサ12にシーケンサクロックS6として転送する。
ク図であり、図1において、11はレイト発生器であり、
個々のテストを進める種々の時間間隔を持つレイトクロ
ックパルスS1を発生する。12はシーケンサであり、シ
ーケンサクロックS6が与えられる毎に出力する信号が
メモリアドレスS4となる。13はマイクロプログラムメ
モリであり、メモリアドレスS4が決定するマイクロプ
ログラムメモリアドレスの内容が制御命令S3としてシ
ーケンサ12およびその他の構成要素の次の動作を決定す
る。14はアドレスカウンタであり、マイクロプログラム
メモリ13の出力する制御命令S3に従ってレイトクロッ
クパルスS1の立ち下がりで動作し、この出力がパター
ンアドレスS2となる。15はリピートカウンタであり、
マイクロプログラムメモリ13の出力する制御命令S3に
従ってレイトクロックパルスS1の立ち下がりで動作
し、通常、パターンアドレスS2を発生する毎に1ずつ
減算され、ゼロになるとゼロ信号S5を出力する。16は
アンド回路であり、リピートカウンタ15の出力するゼロ
信号S5が1の時、レイトクロックパルスS1をシーケ
ンサ12にシーケンサクロックS6として転送する。
【0014】次に、上記実施例の動作について説明す
る。図2は図1の動作タイミングを示したものであり、
レイト発生器11の出力するレイトクロックパルスS1、
シーケンサ12の出力するメモリアドレスS4、マイクロ
プログラムメモリ13の出力する制御命令S3、アドレス
カウンタ14の出力するパターンアドレスS2、リピート
カウンタ15の値S7、およびこれが出力するゼロ信号S
5、アンド回路16の出力するシーケンサクロックS6の
タイミングを示す。
る。図2は図1の動作タイミングを示したものであり、
レイト発生器11の出力するレイトクロックパルスS1、
シーケンサ12の出力するメモリアドレスS4、マイクロ
プログラムメモリ13の出力する制御命令S3、アドレス
カウンタ14の出力するパターンアドレスS2、リピート
カウンタ15の値S7、およびこれが出力するゼロ信号S
5、アンド回路16の出力するシーケンサクロックS6の
タイミングを示す。
【0015】レイト発生器11の出力するレイトクロック
パルスS1は例示するように最初1つのレイトクロック
パルス1を出力し、次に20ns後にレイトクロックパルス
2を出力する。更に20ns毎にレイトクロックパルス3、
レイトクロックパルス4を出力する。次に15ns後にレイ
トクロックパルス5を出力する。更に15ns毎にレイトク
ロックパルス6、レイトクロックパルス7を出力する。
パルスS1は例示するように最初1つのレイトクロック
パルス1を出力し、次に20ns後にレイトクロックパルス
2を出力する。更に20ns毎にレイトクロックパルス3、
レイトクロックパルス4を出力する。次に15ns後にレイ
トクロックパルス5を出力する。更に15ns毎にレイトク
ロックパルス6、レイトクロックパルス7を出力する。
【0016】シーケンサ12の出力するメモリアドレスS
4、アドレスカウンタ14のパターンアドレスS2および
リピートカウンタ15の値S7は、最初0に設定されてお
り、マイクロプログラムメモリ13にはシーケンサ等を制
御する制御命令S3が予め記憶されている。
4、アドレスカウンタ14のパターンアドレスS2および
リピートカウンタ15の値S7は、最初0に設定されてお
り、マイクロプログラムメモリ13にはシーケンサ等を制
御する制御命令S3が予め記憶されている。
【0017】シーケンサ12の出力するメモリアドレスS
4は最初0となっているが、メモリアドレスはマイクロ
プログラムメモリ13に加えられており、メモリアドレス
0番地の内容であるアドレスカウンタ14を1に設定して
2回インクレメントする命令が読み出される。この命令
に従ってレイトクロックパルス1によりアドレスカウン
タ14には1が設定され、リピートカウンタ15には2の値
が設定される。
4は最初0となっているが、メモリアドレスはマイクロ
プログラムメモリ13に加えられており、メモリアドレス
0番地の内容であるアドレスカウンタ14を1に設定して
2回インクレメントする命令が読み出される。この命令
に従ってレイトクロックパルス1によりアドレスカウン
タ14には1が設定され、リピートカウンタ15には2の値
が設定される。
【0018】これと同時にアンド回路16にゼロ信号S5
が1のためのレイトクロックパルス1によりシーケンサ
クロックS6を発生するため、シーケンサ12の出力する
メモリアドレスS4は1に変化する。その後はレイトク
ロックパルスS1毎のアドレスカウンタ14は1ずつ増加
し、リピートカウンタ15は1ずつ減算される。すなわち
レイトクロックパルス2によりパターンアドレスS2は
2となり、レイトクロックパルス3によりパターンアド
レスS2は3となる。
が1のためのレイトクロックパルス1によりシーケンサ
クロックS6を発生するため、シーケンサ12の出力する
メモリアドレスS4は1に変化する。その後はレイトク
ロックパルスS1毎のアドレスカウンタ14は1ずつ増加
し、リピートカウンタ15は1ずつ減算される。すなわち
レイトクロックパルス2によりパターンアドレスS2は
2となり、レイトクロックパルス3によりパターンアド
レスS2は3となる。
【0019】一方リピートカウンタ15は順次減算され、
レイトクロックパルス3によりゼロになるとゼロ信号S
5が1として出力される。ゼロ信号S5が1の状態でレ
イトクロックパルス4はアンド回路16を通してシーケン
サクロックS6としてシーケンサ12に印加され、マイク
ロプログラムメモリ13の1番地に収納されている命令が
アドレスカウンタ14を10に設定して3回インクレメント
する命令が読み出される。
レイトクロックパルス3によりゼロになるとゼロ信号S
5が1として出力される。ゼロ信号S5が1の状態でレ
イトクロックパルス4はアンド回路16を通してシーケン
サクロックS6としてシーケンサ12に印加され、マイク
ロプログラムメモリ13の1番地に収納されている命令が
アドレスカウンタ14を10に設定して3回インクレメント
する命令が読み出される。
【0020】この命令に従ってレイトクロックパルス4
によりアドレスカウンタ14を10に設定し、リピートカウ
ンタ15に3の値が設定される。その後はレイトクロック
パルスS1毎にアドレスカウンタ14は1ずつ増加し、リ
ピートカウンタ15は1ずつ減算される。すなわちレイト
クロックパルス5によりパターンアドレスS2は11とな
り、レイトクロックパルス6によりパターンアドレスS
2は12となり、レイトクロックパルス7によりパターン
アドレスS2は13となる。このようにした先の従来例と
同様にパターンアドレスを発生できる。
によりアドレスカウンタ14を10に設定し、リピートカウ
ンタ15に3の値が設定される。その後はレイトクロック
パルスS1毎にアドレスカウンタ14は1ずつ増加し、リ
ピートカウンタ15は1ずつ減算される。すなわちレイト
クロックパルス5によりパターンアドレスS2は11とな
り、レイトクロックパルス6によりパターンアドレスS
2は12となり、レイトクロックパルス7によりパターン
アドレスS2は13となる。このようにした先の従来例と
同様にパターンアドレスを発生できる。
【0021】
【発明の効果】以上説明したように本発明のパターンア
ドレス発生装置は、一連のパターンアドレスをカウンタ
により発生させ、連続したアドレスでないときのみシー
ケンサを動作させることにより、低速なシーケンサでも
高速なパターンアドレスを発生させることが可能とな
る。
ドレス発生装置は、一連のパターンアドレスをカウンタ
により発生させ、連続したアドレスでないときのみシー
ケンサを動作させることにより、低速なシーケンサでも
高速なパターンアドレスを発生させることが可能とな
る。
【図1】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図2】図1のタイミングチャートを示す図である。
【図3】従来のパターンアドレス発生装置の構成を示す
ブロック図である。
ブロック図である。
【図4】図3のタイミングチャートを示す図である。
11…レイト発生器、 12…シーケンサ、 13…マイクロ
プログラムメモリ、 14…アドレスカウンタ、 15…リ
ピートカウンタ、 16…アンド回路。
プログラムメモリ、 14…アドレスカウンタ、 15…リ
ピートカウンタ、 16…アンド回路。
Claims (1)
- 【請求項1】 シーケンサと該シーケンサにより制御さ
れるアドレスカウンタとリピートカウンタを備え、クロ
ックによるアドレスカウンタの繰り返し動作の数をリピ
ートカウンタにより計数し、該リピートカウンタが指定
した所定数を計数したとき、クロックを前記シーケンサ
に送り該シーケンサを動作させることを特徴とするパタ
ーンアドレス発生装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3291626A JPH05126912A (ja) | 1991-11-07 | 1991-11-07 | パターンアドレス発生装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3291626A JPH05126912A (ja) | 1991-11-07 | 1991-11-07 | パターンアドレス発生装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05126912A true JPH05126912A (ja) | 1993-05-25 |
Family
ID=17771395
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3291626A Pending JPH05126912A (ja) | 1991-11-07 | 1991-11-07 | パターンアドレス発生装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05126912A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100688301B1 (ko) * | 2004-08-31 | 2007-03-02 | 요코가와 덴키 가부시키가이샤 | Ic 테스터 |
-
1991
- 1991-11-07 JP JP3291626A patent/JPH05126912A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100688301B1 (ko) * | 2004-08-31 | 2007-03-02 | 요코가와 덴키 가부시키가이샤 | Ic 테스터 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4675546A (en) | Edge programmable timing signal generator | |
US5212443A (en) | Event sequencer for automatic test equipment | |
US5481549A (en) | Apparatus for testing an integrated circuit in which an input test pattern can be changed with an selected application timing | |
JPH053032B2 (ja) | ||
US20040135606A1 (en) | Circuit and method for inducing jitter to a signal | |
US5682393A (en) | Pattern generator for cycle delay | |
JPH0542031B2 (ja) | ||
JPH05126912A (ja) | パターンアドレス発生装置 | |
US5086280A (en) | Continuously variable pulsewidth waveform formation device employing two memories | |
US4764687A (en) | Variable timing sequencer | |
EP0152094B1 (en) | Multiple clock pulse generator | |
JP4422223B2 (ja) | Ic試験装置 | |
JP2573068B2 (ja) | デジタル・パターン発生装置 | |
JPH04265872A (ja) | Icテスターのタイミング発生回路 | |
JPH04301580A (ja) | パターン発生器 | |
JP2831031B2 (ja) | 周期発生器 | |
JPH07169299A (ja) | アドレスデータ発生装置 | |
JP2992310B2 (ja) | 半導体試験装置 | |
JPS63217282A (ja) | Lsiテスタのフオ−マツトコントロ−ラ | |
JP3206010B2 (ja) | タイムスタンプ回路 | |
JP3119382B2 (ja) | 半導体試験装置の波形整形回路 | |
JPH06347519A (ja) | タイミング発生方法及びタイミング発生装置 | |
JPS6045375B2 (ja) | Ic試験器用タイミング発生装置 | |
JPH0326556A (ja) | サーマルヘッドの熱制御装置 | |
JPH0712983U (ja) | 並列動作高速試験パターン発生器 |