JPH05126912A - パターンアドレス発生装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＩＣテスタにおいて、高速なパターンアドレ
スの発生を可能とする。 【構成】 シーケンサ12とマイクロプログラムメモリ13
により、連続したパターンアドレスＳ２を発生させるた
めの初期アドレスおよび繰り返し数を指定する制御命令
Ｓ３を発生する。この制御命令Ｓ３に従いアドレスカウ
ンタ14とリピートカウンタ15は一連の連続したパターン
アドレスＳ２を発生する。すなわち、アドレスカウンタ
14はレイトクロックパルスＳ１毎にパターンアドレスＳ
２をインクレメントし、リピートカウンタ15は繰り返し
数を減算しながら計数する。繰り返し数までくるとリピ
ートカウンタ15はゼロ信号Ｓ５を出力し、アンド回路16
を通してレイトクロックパルスＳ１をシーケンサクロッ
クＳ６としてシーケンサ12に送りシーケンサを動作させ
る。このようにしてアドレスカウンタ14とリピートカウ
ンタ15が高速に動作する中でシーケンサ12は低速で動作
させることにより高速なパターンアドレスの発生を可能
にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＩＣテスタ等の応用にお
いて高速のパターンアドレスの発生を行う装置に関す
る。

【０００２】

【従来の技術】従来、ＩＣテスタに用いられるパターン
アドレス発生装置は、テストレート毎に順次一連のパタ
ーンアドレスを発生し、このパターンアドレスをテスト
パターンを収納しているパターンメモリに印加してテス
トパターンを発生することによりデバイスのテストを行
うものである。この時、テストパターンの発生速度はパ
ターンアドレスの発生速度によりほぼ決まるため、半導
体をテストする上でこのパターンアドレス発生装置の高
速化が望まれている。

【０００３】図３は従来のパターンアドレス発生装置の
構成を示すブロック図である。図３において、21はレイ
ト発生器であり、個々のテストを進める種々の時間間隔
を持つレイトクロックパルスＳ１を発生する。22はシー
ケンサであり、レイト発生器21の出力するレイトクロッ
クパルスＳ１が与えられる毎に出力する信号がパターン
アドレスＳ２となる。23はマイクロプログラムメモリで
あり、パターンアドレスＳ２が決定するメモリアドレス
の内容がシーケンサ22の次の動作を決定するシーケンサ
制御命令Ｓ３となる。

【０００４】次に、上記従来例の動作について説明す
る。図４は上記図３の動作タイミングを示したものであ
り、レイト発生器21の出力するレイトクロックパルスＳ
１、シーケンサ22の出力するパターンアドレスＳ２、マ
イクロプログラムメモリ23の出力するシーケンサ制御命
令Ｓ３のタイミングを示す。

【０００５】レイト発生器21の出力するレイトクロック
パルスＳ１は、最初１つのレイトクロックパルス１を出
力し、次に100ns後にレイトクロックパルス２を出力す
る。更に100ns毎にレイトクロックパルス３、レイトク
ロックパルス４を出力する。次に70ns後にレイトクロッ
クパルス５を出力する。更に70ns毎にレイトクロックパ
ルス６、レイトクロックパルス７を出力する。

【０００６】また、シーケンサ22の出力するパターンア
ドレスＳ２は、最初０に設定されており、マイクロプロ
グラムメモリ23にはシーケンサを制御するシーケンサ制
御命令Ｓ３が予め記憶されている。パターンアドレスＳ
２が０に対応するマイクロプログラムメモリ23の０番地
の内容はアドレスインクレメントのため、レイトクロッ
クパルス１によりシーケンサ22の出力するパターンアド
レスＳ２は１に変化する。

【０００７】次にマイクロプログラムメモリ23の１番地
の内容も同じくアドレスインクレメントのため、レイト
クロックパルス２によりパターンアドレスＳ２は２に変
化する。同様にマイクロプログラムメモリ23の２番地の
内容もアドレスインクレメントのため、レイトクロック
パルス３によりパターンアドレスＳ２は３に変化する。
次にマイクロプログラムメモリ23の３番地の内容はシー
ケンサ22に対しパターンアドレスＳ２を10にジャンプす
る命令を出力するため、レイトクロックパルス４により
パターンアドレスＳ２は10に変化する。

【０００８】次にマイクロプログラムメモリ23の10番地
の内容はアドレスインクレメントのため、レイトクロッ
クパルス５によりパターンアドレスＳ２は11に変化す
る。同様にマイクロプログラムメモリ23の11番地の内容
はアドレスインクレメントのため、レイトクロックパル
ス６によりパターンアドレスＳ２は12に変化する。同様
にマイクロプログラムメモリ23の12番地の内容はアドレ
スインクレメントのため、レイトクロックパルス７によ
りパターンアドレスＳ２は13に変化する。このようにし
てパターンアドレスＳ２のジャンプを含むパターンアド
レスを発生することができる。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来のパターンアドレス発生装置の例では、パターンアド
レス発生の速度の上限はシーケンサの動作速度で決定さ
れてしまう。しかし半導体をテストする上で半導体の速
度の向上が著しいためこのテストレートのより高速化が
望まれている。

【００１０】本発明はこのような従来の問題を解決する
ものであり、簡単な回路で高速なパターンアドレスを得
ることを目的とするものである。

【００１１】

【課題を解決するための手段】本発明は、マイクロプロ
グラムの出力により制御可能なアドレスカウンタとリピ
ートカウンタを備え、アドレスカウンタの出力により連
続したパターンアドレスを発生させるとともに、リピー
トカウンタにより連続パターンの発生回数を計数し、指
定した回数を発生したとき、レイトクロックパルスをシ
ーケンサに転送する構成をとることによりシーケンサの
動作速度をパターンアドレスの発生速度に比べて低下さ
せることができる。

【００１２】

【作用】本発明によれば、一連の高速パターンアドレス
をカウンタの動作により発生させ、シーケンサを低い速
度で動作させることにより、簡単な回路で高速のパター
ンアドレスを得ることができる。

【００１３】

【実施例】図１は本発明の一実施例の構成を示すブロッ
ク図であり、図１において、11はレイト発生器であり、
個々のテストを進める種々の時間間隔を持つレイトクロ
ックパルスＳ１を発生する。12はシーケンサであり、シ
ーケンサクロックＳ６が与えられる毎に出力する信号が
メモリアドレスＳ４となる。13はマイクロプログラムメ
モリであり、メモリアドレスＳ４が決定するマイクロプ
ログラムメモリアドレスの内容が制御命令Ｓ３としてシ
ーケンサ12およびその他の構成要素の次の動作を決定す
る。14はアドレスカウンタであり、マイクロプログラム
メモリ13の出力する制御命令Ｓ３に従ってレイトクロッ
クパルスＳ１の立ち下がりで動作し、この出力がパター
ンアドレスＳ２となる。15はリピートカウンタであり、
マイクロプログラムメモリ13の出力する制御命令Ｓ３に
従ってレイトクロックパルスＳ１の立ち下がりで動作
し、通常、パターンアドレスＳ２を発生する毎に１ずつ
減算され、ゼロになるとゼロ信号Ｓ５を出力する。16は
アンド回路であり、リピートカウンタ15の出力するゼロ
信号Ｓ５が１の時、レイトクロックパルスＳ１をシーケ
ンサ12にシーケンサクロックＳ６として転送する。

【００１４】次に、上記実施例の動作について説明す
る。図２は図１の動作タイミングを示したものであり、
レイト発生器11の出力するレイトクロックパルスＳ１、
シーケンサ12の出力するメモリアドレスＳ４、マイクロ
プログラムメモリ13の出力する制御命令Ｓ３、アドレス
カウンタ14の出力するパターンアドレスＳ２、リピート
カウンタ15の値Ｓ７、およびこれが出力するゼロ信号Ｓ
５、アンド回路16の出力するシーケンサクロックＳ６の
タイミングを示す。

【００１５】レイト発生器11の出力するレイトクロック
パルスＳ１は例示するように最初１つのレイトクロック
パルス１を出力し、次に20ns後にレイトクロックパルス
２を出力する。更に20ns毎にレイトクロックパルス３、
レイトクロックパルス４を出力する。次に15ns後にレイ
トクロックパルス５を出力する。更に15ns毎にレイトク
ロックパルス６、レイトクロックパルス７を出力する。

【００１６】シーケンサ12の出力するメモリアドレスＳ
４、アドレスカウンタ14のパターンアドレスＳ２および
リピートカウンタ15の値Ｓ７は、最初０に設定されてお
り、マイクロプログラムメモリ13にはシーケンサ等を制
御する制御命令Ｓ３が予め記憶されている。

【００１７】シーケンサ12の出力するメモリアドレスＳ
４は最初０となっているが、メモリアドレスはマイクロ
プログラムメモリ13に加えられており、メモリアドレス
０番地の内容であるアドレスカウンタ14を１に設定して
２回インクレメントする命令が読み出される。この命令
に従ってレイトクロックパルス１によりアドレスカウン
タ14には１が設定され、リピートカウンタ15には２の値
が設定される。

【００１８】これと同時にアンド回路16にゼロ信号Ｓ５
が１のためのレイトクロックパルス１によりシーケンサ
クロックＳ６を発生するため、シーケンサ12の出力する
メモリアドレスＳ４は１に変化する。その後はレイトク
ロックパルスＳ１毎のアドレスカウンタ14は１ずつ増加
し、リピートカウンタ15は１ずつ減算される。すなわち
レイトクロックパルス２によりパターンアドレスＳ２は
２となり、レイトクロックパルス３によりパターンアド
レスＳ２は３となる。

【００１９】一方リピートカウンタ15は順次減算され、
レイトクロックパルス３によりゼロになるとゼロ信号Ｓ
５が１として出力される。ゼロ信号Ｓ５が１の状態でレ
イトクロックパルス４はアンド回路16を通してシーケン
サクロックＳ６としてシーケンサ12に印加され、マイク
ロプログラムメモリ13の１番地に収納されている命令が
アドレスカウンタ14を10に設定して３回インクレメント
する命令が読み出される。

【００２０】この命令に従ってレイトクロックパルス４
によりアドレスカウンタ14を10に設定し、リピートカウ
ンタ15に３の値が設定される。その後はレイトクロック
パルスＳ１毎にアドレスカウンタ14は１ずつ増加し、リ
ピートカウンタ15は１ずつ減算される。すなわちレイト
クロックパルス５によりパターンアドレスＳ２は11とな
り、レイトクロックパルス６によりパターンアドレスＳ
２は12となり、レイトクロックパルス７によりパターン
アドレスＳ２は13となる。このようにした先の従来例と
同様にパターンアドレスを発生できる。

【００２１】

【発明の効果】以上説明したように本発明のパターンア
ドレス発生装置は、一連のパターンアドレスをカウンタ
により発生させ、連続したアドレスでないときのみシー
ケンサを動作させることにより、低速なシーケンサでも
高速なパターンアドレスを発生させることが可能とな
る。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】図１のタイミングチャートを示す図である。

【図３】従来のパターンアドレス発生装置の構成を示す
ブロック図である。

【図４】図３のタイミングチャートを示す図である。

【符号の説明】

11…レイト発生器、 12…シーケンサ、 13…マイクロ
プログラムメモリ、 14…アドレスカウンタ、 15…リ
ピートカウンタ、 16…アンド回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 シーケンサと該シーケンサにより制御さ
   れるアドレスカウンタとリピートカウンタを備え、クロ
   ックによるアドレスカウンタの繰り返し動作の数をリピ
   ートカウンタにより計数し、該リピートカウンタが指定
   した所定数を計数したとき、クロックを前記シーケンサ
   に送り該シーケンサを動作させることを特徴とするパタ
   ーンアドレス発生装置。