JPH0326556A - サーマルヘッドの熱制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、サーマルレコーダ等のサーマルヘッドを熱
制御する場合等に用いて好適なサーマルヘッドの熱制御
１ａ置に関する． 〔発明の概要〕 この発明は、サーマルヘッド駆動用の入力信号が供給さ
れる第１のゲート回路と、この第１のゲート回路の出力
を記憶するメモリと、このメモリのアドレスを設定する
アドレス設定手段と、メモリから読み出された情報をサ
ーマルヘッド駆動信号として出力する第２のゲート回路
と、第１及び第２のゲート回路と関連し、アドレス設定
手段によりメモリに設定された遅延情報をラッチするラ
ッチ手段とを具傭することにより、サーマルヘッドを高
速に時分割制御でき、簡単で安価な構戒が得られるよう
にしたものである． 〔従来の技術〕 サーマルレコーダの高速描画時に必要なサーマルヘッド
を熱制？Ｉする方法として従来種々の方法が提案されて
おり、例えばマイクロコンピュータ制御による場合或い
は専用ハードによる制御による場合等はその一例である
． 〔発明が解決しようとする課題〕 ところで上述の如きマイクロコンピュータによる制ｉＴ
Ｊの場合、安価であるが速度が遅く、高速高分解能サー
マルレコーダのヘッド制御には対応出来ない欠点があっ
た． また、専用ハードによる制ｍの場合、高分解能（３００
０〜５０００ドット），高速（２００ｍ／ｓ〜５００ｍ
／ｓ）描画の場合、ヘッドピン（一素子）当りＩｏｎｓ
以下で制御する必要があり、現在の市販素子（ＩＣ）で
は１０１１以上パラレルに制ｍ　（１００ｎｓ）する必
要があり、またｌ組当りの回路も複雑となり、しかも高
価になる等の欠点があった． この発明は斯る点に鑑みてなされたもので、上述の欠点
を解消できるサーマルヘッドの熱制１Ｂ装置を提供する
ものである． 〔課題を解決するための手段〕 この発明によるサーマルヘッドの熱制御装置は、サーマ
ルヘッド駆動用の入力信号が供給される第１のゲート回
路（１１）と、この第１のゲート回路（１ｌ）の出力を
記憧するメモリ（ｌ２）と、このメモリ（１２）のアド
レスを設定するアドレス設定手段（１３，１４．１５）
と、メモリ（ｌ２）から読み出された情報をサーマルヘ
ッド駆動信号として出力する第２のゲート回路（２０）
と、第１及び第２のゲート回路（１１．２０）と関連し
、アドレス設定手段（１３．１４．１５）によりメモリ
（１２）に設定された遅延情報をラッチするラッチ手段
（１６．１８）とを具備するように構戒している．〔作
用〕 斯る構戒によりサーマルレコーダ高速描画時に必要なサ
ーマルヘッドの熱制御を高速，高分解能に時分割制御で
き、構戒簡単にして安価なものとすることができる． 〔実施例〕 以下、この発明の一実施例を第１図〜第３図に基づいて
詳しく説明する． 先ず、この発明の基本原理を第２図及び第３図を参照し
て説明する．第２図は基本原理の回路構戒を示したもの
で、同図において、（１）はサーマルヘッド駆動用の入
力信号が印加される入力端子、（２）は入力信号がその
一方の入力端に供給されるアンド回路、（３）は例えば
ｎビットの遅延量を有するメモリ、（４）はメモリ（３
）の出力側に設けられたインバータであって、このイン
バータ（４）の反転出力はアンド回路（２）の他方の入
力端に供給される．（５）はメモリ（３）のｍビット（
ｍ＜　ｎ　）の遅延量の位置より出力を取り出すインバ
ータ、（６）はこのインバータ（５）の反転出力がその
一方の入力端に供給されるアンド回路であって、このア
ンド回路（６）の他方の入力端にはアンド回路（２）の
出力信号が供給される．（７）は所望のサーマルヘッド
駆動信号が得られる出力端子である． 次に第２図の動作を第３図を参照し乍ら説明する．いま
、入力端子（１）に第３図Ａに示すようなサーマルヘッ
ド駆動用の入力信号Ｓ，が供給されると、この入力信号
Ｓ１はアンド回路（２）の一方の入力端に供給される．
このアンド回路（２）の他方の入力端にはインバータ（
４）の出力便に得られている信号が印加されており、こ
の信号のハイレベル，ローレベルに応じて、アンド回路
（２）の出力側には第３図Ｂに示すような出力信号Ｓｔ
が得られる．この出力信号Ｓ２はメモリ（３）に供給さ
れて記憶されると共にアンド回路（６）の他方の入力端
に供給される．出力信号Ｓｔはメモリ（３）内を順次シ
フトされ、この結果インバータ（５）の出力側には第３
図Ｃに示すような出力信号Ｓ，が得られる．この出力信
号Ｓ，は出力信号Ｓ！と共にアンド回路（６）に供給さ
れて論理処理され、この結果アンド回路（６）の出力便
には第３図Ｄに示すような出力信号Ｓ４が得られる．こ
の出力信号Ｓ４は周３ｔＩＩ２ｎでパルス幅がｍの信号
である．このような信号が出力端子（７）よりサーマル
ヘッド（図示せず）に駆動信号として供給される．なお
、変数ｎ．ｍはＣＰＵ　（図示せず）で描画速度に合わ
せて決めておくようにすればよい． 第Ｆ図は上述の基本原理に基づくこの発明の−実施例を
示すもので１ライン数千本のサーマルヘッド素子を時分
割でＡ本同時に制１Ｂする場合である． 同図において、（１０）は例えばＡ本の回線を介してサ
ーマルヘッド駆動用の入力信号が供給される入力端子、
（１１）は入力信号がその一方の入力端に供給されるア
ンド回路、（１２）はメモリ、（１３）は例えばカウン
タを用いたヘッド素子位置アドレス設定手段、（１４）
は例えばカウンタを用いたｍ遅延アドレス設定手段、（
１５）は例えばカウンタを用いたｎ遅延アドレス設定手
段である． （１６）はｎ遅延アドレス設定手段（１５）で指定され
たメモリ（２）からの内容を一時的にラッチするラッチ
回路であって、このラッチ回路（１６）からの出力信号
はインバータ（１７）を介してアンド回路（１１）の他
方の入力端に供給される．　（１８）はｍ遅延アドレス
設定手段（１４）で設定されたメモリ（１２）からの内
容を一時的にラッチするラッチ回路であって、このラン
チ回路（１８）からの出力信号はインバータ（１９）を
介してアンド回路（２０）の他方の入力端に供給される
．アンド回路（２０）の一方の入力端にはメモリ（１２
）からの出力信号が供給される．　（２１）は出力端子
であって、アンド回路（２０）とＡ本の回線で接続され
ている． いま、ヘッド素子位置アドレス設定手段（１３）におい
て１ライン例えば３０００〜５０００個のへッドビンの
うち１つを指定すべくメモリ（１２）のアドレスを設定
する．次に、ｎ遅延アドレス設定手段（１５〉により、
上述の如く指定したピンよりｎアドレス離れた内容をメ
モリ（１２）に設定し、これを読み出してラッチ回路（
ｌ６）にラッチする．ラッチ回路（１６）の内容はイン
バータ（１７）及びアンド回路（１１）を介してメモリ
（１２）に記録する．次にｍ遅延アドレス設定手段（ｌ
４）により、上述の如く指定したビンよりｍアドレス離
れた内容をメモリ（ｌ２）に設定し、これを読み出して
ラッチ回路（１８）にラフチする．ラッチ回路（１８）
にラッチした内容はアンド回路（１１）を次に通る信号
、つまり１クロツタ遅れた信号と共にアンド回路（２０
）に供給され、出力端子（２１）に所望の出力信号とし
て取り出される．この出力信号によりサーマルヘッドが
Ａ個ずつ時分割制御される．因みにこの場合、ｌライン
（３０００〜５０００素子）を１００μＳ程度で制御で
き、しかも回路部品としても市販の安価な素子（ＩＣ）
を利用できる．〔発明の効果〕 上述の如くこの発明によれば、所定のパズル幅を有する
駆動信号を形威し、この駆動信号で多数のへッドを時分
割制御するようにしたので、高速．高分解能の時分解制
御が可能となり、簡単な構戒で安価なものとすることが
できる．

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路構戒図、第２図
はこの発明の基本原理を示す回路構威図、第３図は第２
図の動作説明に供するための信号波形図である．

Claims (1)

1. 【特許請求の範囲】 サーマルヘッド駆動用の入力信号が供給される第１のゲ
   ート回路と、 該ゲート回路の出力を記憶するメモリと、 該メモリのアドレスを設定するアドレス設定手段と、 上記メモリから読み出された情報をサーマルヘッド駆動
   信号として出力する第２のゲート回路と、上記第１及び
   第２のゲート回路と関連し、上記アドレス設定手段によ
   り上記メモリに設定された遅延情報をラッチするラッチ
   手段と を具備して成るサーマルヘッドの熱制御装置。